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台灣首台量子電腦誕生：量子時代的到來

2024 年 1 月，台灣自主研發的第一台量子電腦正式於中央研究院誕生，儘管僅具備5個量子位元（qubits），卻為台灣在全球量子電腦競技場上佔據一席之地揭開了序幕。這一具有歷史性意義的事件不僅代表台灣科技能力的進步，也喚醒了人們對量子電腦的未來潛力的無限期待。

量子電腦，不再僅是科幻小說中的幻想，而是實實在在的科技新星，逐漸改變人類面對複雜問題的解決方式。台灣，身為全球半導體製造的重要支柱，正在迎接量子電腦進入量產的時代，而這將與材料學、晶片製程技術緊密相關。當量子技術進一步發展，台灣的製程技術無疑能為這場科技革命提供關鍵助力。

但在我們深入了解量子電腦的潛力之前，必須先理解它的基本運作原理。畢竟，要瞭解該投資哪些量子概念股，或者選擇哪些科系來掌握未來的科技趨勢，我們首先需要清楚量子電腦究竟是如何運作的。

什麼是量子電腦？從電晶體到量子位元

2019 年，Google 推出了 53 量子位元的量子電腦「梧桐」（Sycamore），並宣告達成「量子霸權」，即其量子電腦在短短 200 秒內完成了傳統超級電腦需要 1 萬年才能處理的計算任務。這標誌著量子計算能力的突破，為計算科學開啟了全新的紀元。

量子電腦之所以強大，是因為它利用了量子力學的「疊加」與「糾纏」現象。傳統電腦使用二進制的「0」和「1」來進行計算，而量子位元可以同時處於「0」和「1」的狀態，這使得量子電腦能在同一時間進行更多複雜的計算，大大提高了運算效率。

這樣的技術突破意味著，我們不再只依賴電子流過電晶體來實現運算，而是可以直接操控單一電子或其他粒子，讓它們同時攜帶 0 與 1 的信息，從而極大地提升了計算能力。

掌握電子的挑戰：從不確定性到操控技術

量子力學的另一個特性——不確定性原理——使得控制電子變得非常困難。電子極其微小，甚至無法用肉眼觀察。當我們試圖「觀察」一顆電子時，光子的介入會改變電子的狀態，這種不確定性使得同時測量電子的位置和動量幾乎不可能。

這種量子現象的捉摸不定，給科學家們帶來了巨大的挑戰。然而，正是這些現象，讓科學家們探索出了全新的計算方式——量子計算。在這一領域，超導體成為了實現量子位元的關鍵技術。

超導體與量子電腦的結合：解鎖未來的關鍵

2023 年 7 月，韓國科學家宣布發現了一種名為 LK-99 的高溫超導體，這一發現引起了全球的轟動，因為超導體具備零電阻和磁浮現象，與量子力學有著密切的聯繫。超導體是未來量子電腦的潛在材料，它能夠在極低溫下讓電子以「庫柏對」的形式運動，這些電子對能夠在原子之間暢通無阻，產生零電阻效應。

通過利用「約瑟夫森效應」，兩個超導體之間夾入絕緣體，可以讓電子對穿越絕緣體，形成「超導電流」。這種穿隧效應是量子電腦中量子位元的重要基礎，讓我們能夠構建出穩定且有效的量子系統。

然而，現有的超導量子電腦仍面臨兩個主要挑戰。首先，超導現象只能在接近絕對零度的極低溫環境下出現，這意味著要在家庭或企業中大規模應用量子電腦，仍需克服極端溫控的技術難題。其次，超導量子位元非常容易受到外界干擾而失去量子狀態，這使得量子計算的穩定性成為一個尚未解決的問題。

量子電腦的多元發展：超導不是唯一的答案

儘管超導體被廣泛應用於當前的量子電腦技術中，但它並不是唯一的發展途徑。其他量子計算技術也在不斷進步，包括基於離子阱技術、光子學量子電腦等。

離子阱技術利用激光操控單一原子來進行計算，這種技術具有極高的精度和穩定性，但也面臨著技術複雜性和成本的問題。而光子學量子電腦則利用光子來承載和傳輸信息，具有快速且易於擴展的潛力，然而，目前的光子學技術還存在一定的技術障礙，尤其是在量子糾纏狀態的穩定性上。

因此，量子計算的未來發展並不會只依賴一種技術，而是可能出現多元化的方案，根據不同的應用場景，選擇最合適的技術路徑。

台灣的量子未來：機遇與挑戰並存

隨著全球對量子技術的關注不斷提升，台灣有望在這一領域佔據重要地位。台灣的半導體技術、材料科學研究和製造實力，無疑為量子電腦的發展提供了堅實的基礎。從傳統的半導體製程轉換到量子晶片製造，台灣擁有豐富的技術積累與創新潛力。

然而，量子電腦技術的發展速度迅猛，台灣必須在全球競爭中不斷推動自主研發能力。未來，量子電腦的應用範圍將涵蓋人工智能、金融運算、材料科學、新藥開發等領域，這將進一步改變現有的產業結構和科技生態。

對於投資者和學生來說，理解量子電腦的運作原理與未來趨勢，將是未來掌握科技變革的關鍵。而量子電腦的崛起，也標誌著下一場技術革命的序幕已經開啟。

矽光子是近年熱門議題，晶圓大廠計劃將先進封裝整合 CPO 及矽光子技術，預計兩年後完成並投入應用。早在 2020 年，Intel  就指出矽光子將是先進封裝發展的關鍵，如今矽光子已真正成為半導體產業的核心研發方向。面對這次「電」轉「光」的新革命，您準備好了嗎？

本文轉載自宜特小學堂〈光革新突破半導體極限　矽光子晶片即將上陣〉，如果您對半導體產業新知有興趣，歡迎按下右邊的追蹤，就不會錯過宜特科技的最新文章！

隨著半導體積體電路技術的不斷發展，我們見證了摩爾定律的演進，元件尺寸的微縮和新材料的應用，都是為了提高單位面積內的元件數量，以加速 IC 的運算速度，同時改善散熱效能和節省能源。然而，隨著尺寸的微縮接近物理極限，製程技術面臨挑戰，良率問題也隨之浮現。

因應這一挑戰，專家開始探索將不同功能的 IC 集合成單一晶片、採用 3D 堆疊封裝技術等新途徑，但這些技術的核心仍然是用金屬線連接各個元件。自從晶片問世以來，「電子」一直是主要的訊號傳輸媒介，它的傳輸速度直接決定了晶片的性能。近年來高效能運算（HPC）、人工智慧（AI）、雲端數據等需求爆炸性成長，如何能突破限制實現更高效能的傳輸呢？於是大家把目光轉向了「光子」，藉由更快速的「光子」引入，是否可以加快元件的運作呢？

什麼是矽光子（Silicon photonics，簡稱 SiPh）？

矽光子（Silicon photonics，簡稱 SiPh） 是一種結合電子與光子的技術，是將光路微縮成一小片晶片，利用光波導在晶片內傳輸光信號。若能將處理光訊號的光波導元件整合到矽晶片上，同時處理電訊號和光訊號，便可達到縮小元件尺寸、減少耗能、降低成本的目標，但目前矽光子仍有許多技術難題需克服。

光通訊運用的「光纖」系統，能於世界各地以每秒數萬億 bit 的速度傳送數據，1968 年貝爾實驗室工程師很早就想到了。到了 21 世紀初發現光子技術不僅能在國與國之間做數據的傳遞，亦可在數據中心甚至是 CPU 之間，乃至於在晶片與晶片之間做數據傳輸。之所以採用「光」是因為玻璃（SiO₂）對於光來說是透明的，不會發生干擾的現象，基本上，可以透過在 SiO₂ 中，結合能夠傳遞電磁波的光波導（Waveguide）通路來高速地傳輸數據。

而矽（Si）材料的折射率（Refractive index）對比在紅外線的波長下高達 3.5，這也意味著，它比許多其他光學中所用的材料，更能有效地控制光的彎折或減速。一般光學傳輸的波長是 1.3 和 1.55 微米，在這兩個波段下矽材料不會吸收光線，因此光線能夠直接穿透矽材料。這種相容性使矽基設備能夠長距離傳輸大量數據，不會明顯失去訊號。

因此，矽光子技術透過原本 CMOS 矽（Si）的成熟技術，結合光子元件製程，可以使處理器核心之間的資料傳輸速度提高數百倍以上，且耗能更低；CPO（共同封裝光學）則是利用矽光子技術，將光通訊元件和交換器做整合，放在同一個模組內，這樣能縮短傳輸路徑，並在高速傳輸時，降低延遲與功耗。現今各大廠的目標是透過CPO和矽光子，實現更高效的光電封裝整合，大幅提升傳輸性能。

除了前面提到高效運算跟人工智慧需求不斷增加，光學雷達、生醫感測也非常適合使用光子元件，世界前幾大 IC 製造商都相繼發表矽光子是未來 IC 技術的關鍵及趨勢，本文將與大家分享相關文獻，了解矽光子元件組成與決定效能的關鍵。

矽光子元件組成，材料以「鍺」為首選

矽光子元件的基本組成是使用能將「光」轉換成「電」訊號的 p-i-n diode（PIN二極體）光電偵測器，加上傳輸訊號的光波導（Wave guide）與電訊號轉成光子的調變器（Modulator）、耦合器（Coupler）等所組合成的一個單晶片，斷面的結構大致如圖一所示。

其中最關鍵的製造技術即在圖一最右側 PIN 二極體，首選的半導體材料為鍺（Ge），因為鍺具有準直接能隙（Quasi-Direct band gap）且僅有 0.8eV 小於光子能量，能夠有效吸收光並轉換成電訊號，並且對於光的吸收係數很高，更適合用於光電偵測器，是一種非常好的取代材料。

PIN 是由一組高摻雜P （p+）型區和N （n+）型區之間夾著一層本質（Intrinsic）區所組成。在負偏壓下二極體的空乏寬度（Depletion width, Wd）會擴展至整個本質層。如圖二下能帶結構所示，當入射到本質層中的光子被吸收後，於導電和價電帶間產生電子–電洞對的漂移而形成電流。在矽光子元件的研發中最重要的方向，就是在不影響常規 CMOS 元件的特性下透過調整光電偵測器 PIN 的製程，且能使效能與頻寬達到最佳化。

如何辨別 Ge-PIN 的品質？

先以圖三簡單的說明一顆單晶片的設計，Ge-PIN 光電偵測器與 Si -光波導的相對位置，（a）圖為剖面結構示意圖，光波導位於本質層下方，（b）圖為正面 Layout。

因為 Ge-PIN 的品質差異會影響到偵測器的光電效能，鍺（Ge）的磊晶製程與 矽（Si）之間會有晶格不匹配與離子植入產生的差排缺陷等影響品質，圖四是Ge-PIN藉由穿透式電子顯微鏡（TEM）的觀察，可以明顯看出在本質層（Intrinsic）與 P 區均呈現亮區，代表沒有明顯缺陷，反觀在右側的 N 區則呈現暗灰色，這應該是源自於離子植入製程所產生的晶格缺陷。（延伸閱讀：破解半導體差排軌跡  TEM 技術找出晶片漏電真因）

此外，藉由 EDS 來分析波導中的矽（Si）是否有朝向 Ge-PIN 擴散的情形。圖五為鍺（Ge）層中沿著波導方向矽（Si）的含量分佈。矽（Si）摩爾百分比從接觸窗（Window）最高約 35%，向輸入側減少至低於 EDS 檢測極限的 2%，約是在 11mm 的位置處，表示發生明顯的擴散現象。

如何觀察影響光電偵測器效能空乏區寬度的大小？

矽光子元件主要是採用與矽基產品相同的 CMOS製程，藉由掃描電容顯微鏡（SCM）的分析技術可以量測 PIN 在不同製程條件下，觀察本質層中空乏區寬度（Wd）的變化，圖六說明經由 SCM 二維載子分布圖（Mapping）影像以及從一維載子線分佈（Line Profile），分別能區分 P/N 接面（Junction）的位置與 Wd 的示意圖。

圖七：在圖三（B）中 x3 位置的斷面 SCM （a）2D mapping 影像與（b）1D Line profile。 ^[7]

在圖三中 X3 與 X4 兩位置區域的剖面 SCM 一維載子分布的結果於圖八中，可以量得 p/n 接面位置偏移了約 215nm （兩條虛線間距）。上述都是透過 SCM，可觀測出空乏區寬度（Wd）的變化，而空乏區的寬度決定電流流過的多寡，將會直接影響到元件品質與性能。

本文中談到離子植入產生的晶格缺陷或是矽波導朝向本質層擴散現象，以及 N/P dopant 擴散速率的差異影響 Wd 寬度等，這些要素皆決定了矽光子元件的品質，都是目前研發單晶片矽光子製程技術，所需面對的課題。

此外，在設計 Waveguide 材料或形狀，以及其他相關製程的研發中，均可藉由奈米材料分析技術如 TEM、EDS 與 SCM 等，宜特科技擁有大量材料分析實戰經驗，可以提供客戶有效的濃度分布的數據分析，並以此依據改善研發製程細節。

事實上，現有相關矽光子產品大多是將數位交換晶片與光收發模組（Transceiver）利用先進封裝包裝在一起，就是使用我們前面所說的 CPO（Co-Packaged Optics）的方式來商品化，但這種產品仍有能耗與體積的問題，未來採用「矽光子單晶片」才能真正達到短小節能的目標，矽光子技術可以提供高速、節能的整合解決方案，從而徹底改變資料中心、人工智慧、電信、感測和成像以及生物醫學應用等行業。

宜特科技長期觀察半導體產業趨勢，我們認為儘管矽光子技術存在整合和設備製造相關的挑戰，相信各家大廠仍會持續加速研發腳步，在全球共同努力下，突破摩爾定律關鍵技術的誕生終將指日可待。

本文出自 宜特科技。

參考文獻：

• [1] Daniel Benedikovic*, Léopold Virot, Guy Aubin, Jean-Michel Hartmann, Farah Amar, Xavier Le Roux, Carlos Alonso-Ramos, Éric Cassan, Delphine Marris-Morini, Jean-Marc Fédéli, Frédéric Boeuf, Bertrand Szelag and Laurent Vivien, “Silicon–germanium receivers for short-wave-infrared optoelectronics and communications”, Nano-photonics 2021; 10(3): 1059–1079
• [2] -[8] J. Nxumalo, Y. Wang, M. Iwatake, C. Molella, A. Katnani, J. Orcutt, J. Ayala, K. Nummy, “Characterizing junction profiles in Ge photodetectors using scanning capacitance microscopy (SCM) and electron holography”, 978-1-5386-4513-0/18 ©2018 IEEE

本文由 ASM 委託，泛科學企劃執行。 

以人類現在的科技，我們能精準打造出每一面牆只有原子厚度的房子嗎？在半導體的世界，我們做到了！

如果將半導體製程比喻為蓋房子，「薄膜製程」就像是在晶片上堆砌層層疊疊的磚塊，透過「微影製程」映照出房間布局 — 也就是電路，再經過蝕刻步驟雕出一格格的房間 — 電晶體，最終形成我們熟悉的晶片。為了打造出效能更強大的晶片，我們必須在晶片這棟「房子」大小不變的情況下，塞進更多如同「房間」的電晶體。

因此，半導體產業內的各家大廠不斷拿出壓箱寶，一下發展環繞式閘極、3D封裝等新設計。一下引入極紫外曝光機，來刻出更微小的電路。但別忘記，要做出這些複雜的設計，你都要先有好的基底，也就是要先能在晶圓上沉積出一層層只有數層原子厚度的材料。

現在，這道薄膜製程成了電晶體微縮的一大關鍵。原子是物質組成的基本單位，直徑約0.1奈米，等於一根頭髮一百萬分之一的寬度。我們該怎麼精準地做出最薄只有原子厚度，而且還要長得非常均勻的薄膜，例如說3奈米就必須是3奈米，不能多也不能少？

這唯一的方法就是原子層沉積技術（ALD，Atomic Layer Deposition）。

小小的電晶體是怎麼做出來的？

蓋房子的第一步是什麼？沒錯，就是畫設計圖。只不過，在半導體的世界裡，我們不需要大興土木，就能將複雜的電路設計圖直接印到晶圓沉積的材料上，形成錯綜複雜的電路 — 這就是晶片製造的最重要的一環「微影製程」。

首先，工程師會在晶圓上製造二氧化矽或氮化矽絕緣層，進行第一次沉積，放上我們想要的材料。接著，為了在這層材料上雕出我們想要的電路圖案，會再塗上光阻劑，並且透過「曝光」，讓光阻劑只留下我們要的圖案。一次的循環完成後，就會換個材料，重複沉積、曝光、蝕刻的流程，這就像蓋房子一樣，由下而上，蓋出每個樓層，最後建成摩天大樓。

薄膜沉積是關鍵第一步，基底的品質決定晶片的穩定性。但你知道嗎？不只是堆砌磚塊有很多種方式，薄膜沉積也有多樣化的選擇！在「薄膜製程」中，材料學家開發了許多種選擇來處理這項任務。薄膜製程大致可分為物理和化學兩類，物理的薄膜製程包括蒸鍍、濺鍍、離子鍍、物理氣相沉積、脈衝雷射沉積、分子束磊晶等方式。化學的薄膜製程包括化學氣相沉積、化學液相沉積等方式。不同材料和溫度條件會選擇不同的方法。

化學氣相沉積是現今最常見的沉積技術

二氧化矽、碳化矽、氮化矽這些半導體材料，特別適合使用化學氣相沉積法（CVD, Chemical Vapor Deposition）。CVD 的過程也不難，氫氣、氬氣這些用來攜帶原料的「載氣」，會帶著要參與反應的氣體或原料蒸氣進入反應室。當兩種以上的原料在此混和，便會在已被加熱的目標基材上產生化學反應，逐漸在晶圓表面上長出我們的目標材料。

如果我們想增強半導體晶片的工作效能呢？那麼你會需要 CVD 衍生的磊晶（Epitaxy）技術！磊晶的過程就像是在為房子打「地基」，只不過這個地基的每一個「磚塊」只有原子或分子大小。透過磊晶，我們能在矽晶圓上長出一層完美的矽晶體基底層，並確保這兩層矽的晶格大小一致且工整對齊，這樣我們建造出來的摩天大樓就有最穩固、扎實的基礎。磊晶技術的精度也是各公司技術的重點。

雖然 CVD 是我們最常見的薄膜沉積技術，但隨著摩爾定律的推進，發展 3D、複雜結構的電晶體構造，薄膜也開始需要順著結構彎曲，並且追求精度更高、更一致的品質。這時 CVD 就顯得力有未逮。

原子層沉積是什麼？

並不是說 CVD 不能用，實際上，不管是 CVD 還是其他薄膜製程技術，在半導體製程中仍占有重要地位。但重點是，隨著更小的半導體節點競爭愈發激烈，電晶體的設計也開始如下圖演變。

看出來差別了嗎？沒錯，就是構造越變越複雜！這根本是對薄膜沉積技術的一大考驗。

舉例來說，如果要用 CVD 技術在如此複雜的結構上沉積材料，就會出現像是清洗杯子底部時，有些地方沾不太到洗碗精的狀況。如果一口氣加大洗碗精的用量，雖然對杯子來說沒事，但對半導體來說，那些最靠近表層的地方，就會長出明顯比其他地方厚的材料。

該怎麼解決這個問題呢？

材料學家的思路是，要找到一種方法，讓這層薄膜長到特定厚度時就停止繼續生長，這樣就能確保各處的薄膜厚度均勻。這種方法稱為 ALD，原子層沉積，顧名思義，以原子層為單位進行沉積。其實，ALD 就是 CVD 的改良版，最大的差異在所選用的化學氣體前驅物有著顯著的「自我侷限現象」，讓我們可以精準控制每次都只鋪上一層原子的厚度，並且將一步驟的反應拆為兩步驟。

在 ALD 的第一階段，我們先注入含有 A 成分的前驅物與基板表面反應。在這一步，要確保前驅物只會與基板產生反應，而不會不斷疊加，這樣，形成的薄膜，就絕對只有一層原子的厚度。反應會隨著表面空間的飽和而逐漸停止，這就稱為自我侷限現象。此時，我們可以通入惰性氣體將多餘的前驅物和副產物去除。在第二階段，我們再注入含有 B 成分的化學氣體，與早已附著在基材上的 A 成分反應，合成為我們的目標材料。

透過交替特殊氣體分子注入與多餘氣體分子去除的化學循環反應，將材料一層一層均勻包覆在關鍵零組件表面，每次沉積一個原子層的薄膜，我們就能實現極為精準的表面控制。

ASM 與 ALD、半導體產業攜手前進

你知道 ALD 領域的龍頭廠商是誰嗎？這個隱形冠軍就是 ASM！ASM 是一家擁有 50 年歷史的全球領先半導體設備製造廠商，自 1968 年，Arthur del Prado 於荷蘭創立 ASM 以來，ASM 一直都致力於推進半導體製程先進技術。2007 年，ASM 的產品 Pulsar ALD 更是成為首個運用在量產高介電常數金屬閘極邏輯裝置的沉積設備。至今 ASM 不僅在 ALD 市場佔有超過 55% 的市佔率，也在 PECVD、磊晶等領域有著舉足輕重的重要性。

ASM 一直持續在快速成長，現在在北美、歐洲、及亞洲等地都設有技術研發與製造中心，營運據點廣布於全球 15 個地區。ASM 也很看重有「矽島」之稱的台灣市場，目前已在台灣深耕 18 年，於新竹、台中、林口、台南皆設有辦公室，並且在 2023 年於南科設立培訓中心，高雄辦公室也將於今年年底開幕！

當然，ALD 也不是薄膜製程的終點。

ASM 作為半導體設備領導廠商，為了維持領先優勢，當然也得持續開發新技術。例如 PEALD，ALD 前面的 PE，是 Plasma Enhanced，所以這種改良技術就稱為電漿輔助式原子層沉積。做法是針對 ALD 的第一步，先以電漿方式，將氫、氧、氮等氣體電離成離子。這些氣體離子，例如氧自由基，會先將前驅物提前氧化，同時也氧化基材的表面原子，使其產生缺少電子配對、不穩定的「懸空鍵」。如此被活化的基材與前驅物，就更容易互相產生反應，解決過去 ALD 常遇到前驅物反應率不足的問題。讓反應溫度更低的同時還能加快反應速度，因此能滿足更多的製程需求。未來不論是 GAA 環繞式閘極電晶體還是其他製程，都會持續看到 ALD 技術的身影。

最後，ASM 即將出席由國際半導體產業協會主辦的 SEMICON Taiwan 策略材料高峰論壇和人才培育論壇，就在 9 月 5 號的南港展覽館。如果你想掌握半導體產業的最新趨勢，絕對不能錯過！