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數位攝影搖身一變黑科技,CIS 成長無止盡,遇上異常該如何 DEBUG?

宜特科技_96
・2023/06/05 ・4124字 ・閱讀時間約 8 分鐘

一個女子用手機在進行自拍
圖/宜特科技

從小時候的底片相機,發展到數位相機,如今手機就能拍出許多高清又漂亮的照片,你知道都是多虧了 CIS 晶片嗎?

本文轉載自宜特小學堂〈CIS晶片遇到異常 求助無門怎麼辦〉,如果您對半導體產業新知有興趣,歡迎按下右邊的追蹤,就不會錯過宜特科技的最新文章!

CIS 晶片又稱 CMOS 影像感測器(CMOS Image Sensor),最早是在 1963 年由美國一家半導體公司發明出來的積體電路設計,隨著時代進步,廣泛應用在數位攝影的感光元件中。而人們對攝影鏡頭解析度需求不斷增加,渴望拍出更精美的畫質。

CIS 已從早期數十萬像素,一路朝億級像素邁進,有賴於摩爾定律(Moore’s Law)在半導體微縮製程地演進,使得訊號處理能力顯著提升。如今的 CIS 已經不僅適用於消費型電子產品,在醫療檢測、安防監控領域等應用廣泛,近幾年智慧電車興起,先進駕駛輔助系統(ADAS, Advanced Driver. Assistance Systems)已成為新車的安全標配,未來車用 CIS 的市場更是潛力無窮。

然而,越精密、越高階的 CIS 晶片由於結構比較薄,加上特殊的 3D 堆疊結構,使得研發難度大大提升,當遇到異常(Defect)現象時,想透過分析找出故障的真因也更為困難了。

本文將帶大家認識三大晶片架構,並以案例說明當 CIS 晶片遇到異常,到底我們可以利用那些工具或手法,成功 DEBUG?

一、認識 CIS 三大晶片架構

現今 CIS 晶片架構,可概分為三大類,(一)前照式(Front Side illumination,簡稱FSI);(二)背照式 (Back Side illumination,簡稱 BSI);(三)堆疊式 CIS(Stacked CIS)

(一)前照式(FSI)CIS

為使 CIS 晶片能符合半導體製程導入量產,最初期的 CIS 晶片為前照式 (Front Side illumination,簡稱 FSI) CIS;其感光路徑係透過晶片表面進行收光,不過,前照式 CIS 在效能上的最大致命傷為感光路徑會因晶片的感光元件上方金屬層干擾,而造成光感應敏度衰減。

(二)背照式(BSI)CIS

為使 CIS 晶片能有較佳的光感應敏度,背照式(Back Side illumination ,簡稱 BSI)CIS 技術應運而生。此類型產品的感光路徑,係由薄化至數微米後晶片背面進行收光,藉此大幅提升光感應能力。

而 BSI CIS 的前段製程與 FSI CIS 類似,主要差別在於後段晶片對接與薄化製程。BSI CIS 的製程是在如同 FSI CIS 一般製程後,會將該 CIS 晶片正面與 Carrier wafer 對接。對接後的晶片再針對 CIS 晶片背面進行 Backside grinding 製程至數微米厚度以再增進收光效率,即完成 BSI CIS。

(三)堆疊式(Stacked)CIS

隨著智慧型手機等消費電子應用的蓬勃發展,人們對於拍攝影像的影像處理功能需求也大幅增加,使製作成本更親民與晶片效能更能有效提升,利用晶圓級堆疊技術,將較成熟製程製作的光感測元件(Sensor Chip)晶片,與由先進製程製作、能提供更強大計算能力的特殊應用 IC(Application Specific Integrated Circuit,簡稱 ASIC)晶片、或是再進一步與記憶體(DRAM)晶片進行晶圓級堆疊後,便可製作出兼具高效能與成本效益的堆疊式 CIS(Stacked CIS)晶片(圖一),也是目前最主流的晶片結構。

堆疊式(Stacked) CIS晶片示意圖
《圖一》堆疊式(Stacked)CIS 晶片示意圖。圖/宜特科技

二、如何找堆疊式(Stacked)CIS 晶片的異常點(Defect)呢?

介紹完三大類 CIS 架構,我們就來進入本文重點:「如何找到堆疊式(Stacked)CIS 晶片的異常點(Defect)?」

由於這類型的 CIS 晶片結構相對複雜,在進行破壞性分析前,需透過電路專家電路分析或熱點(Hot Spot)故障分析,鎖定目標、縮小範圍在 Stacked CIS 晶片中的其一晶片後,針對可疑的失效點/失效層,進行該 CIS 樣品破壞性分析,方可有效地呈現失效點的失效狀態以進行進一步的預防修正措施。

接著,我們將分享宜特故障分析實驗室,是如何(一)利用電性熱點定位;(二)移除非鎖定目標之晶粒(Die),並針對鎖定目標晶粒(Die)逐層分析;(三)電性量測分析;(四)超音波顯微鏡(SAT)分析等四大分析手法交互應用,進行 Stacked CIS 晶片進行故障分析,順利找到異常點(Defect)。

(一)透過電性熱點定位找故障點(Hot Spot)

當CIS晶片具有高阻值(High Resistance)、短路(Short)、漏電(Leakage)或是功能失效(Function Failure)等電性失效時,可依據不同的電性失效模式,經由直流通電或上測試板通電,並透過選擇適合的電性故障分析(EFA, Electrical Failure Analysis)工具來進行電性定位分析。

設備OBIRCHThermal EMMIInGaAs
偵測目標電晶體/金屬層金屬層/封裝/印刷電路板電晶體/金屬層
失效模式漏電/短路/高阻值漏電/短路/高阻值漏電/短路/開路
各設備適合使用的選擇時機

包括雷射光束電阻異常偵測(Optical Beam Induced Resistance Change,簡稱 OBIRCH)熱輻射異常偵測顯微鏡(Thermal EMMI)(圖二)、砷化鎵銦微光顯微鏡(InGaAs),藉由故障點定位設備找出可能的異常熱點(Hot Spot)位置,以利後續的物性故障(PFA, Physical Failure Analysis)分析。

透過Thermal EMMI找到電性失效的故障點位置
《圖二》透過 Thermal EMMI 找到電性失效的故障點位置。圖/宜特科技

(二)移除非鎖定目標之晶粒,並針對鎖定目標晶粒逐層分析

接著,依照上述電性分析縮小可能的異常範圍至光感測元件晶片、ASIC 或記憶體晶片區後,根據 Stacked CIS 晶片堆疊的結構特性,需先將其一側的矽基材移除,方可進行逐層去除(Layer by layer),或層層檢查。

再者,透過特殊分析手法,移除不需保留的晶粒結構,進而露出目標晶粒之最上層金屬層(圖三)。接著,透過逐層去除(Layer by layer),最終在金屬層第一層(Metal 1)找到燒毀現象的異常點(defect) (圖四)。

搭配特殊手法,將CIS待測樣品不需保留之晶粒部分,完整移除
《圖三》搭配特殊手法,將 CIS 待測樣品不需保留之晶粒部分,完整移除。圖/宜特科技
對照Hot Spot分析範圍,進行鎖定目標晶粒進行逐層去除,發現燒毀現象
《圖四》對照Hot Spot分析範圍,進行鎖定目標晶粒進行逐層去除,發現燒毀現象。圖/宜特科技

(三)電性量測分析:導電性原子力顯微鏡(C-AFM, Conductive Atomic Force Microscopy)與奈米探針系統(Nano-prober)的應用

當逐層去除(Layer by Layer)過程當中,除利用電子顯微鏡(SEM) 於故障點區域進行 VC(Voltage Contrast)的電性確認與金屬導線型態觀察外,亦可搭配導電原子力顯微鏡(Conductive Atomic Force Microscopy,簡稱C-AFM)快速掃描該異常區域,以獲得該區域電流分布圖(Current map)(圖五),並量測該接點對矽基板(Si Substrate)的電性表現,進而確認該區域是否有漏電 / 開路等電性異常問題。

C-AFM異常分析結果圖
《圖五 (左)》C-AFM 異常分析結果圖。圖五 (左): 外加正電壓 (+1V) 時的 Current map 異常電性發生;
《圖五 (右)》外加負電壓 (-1V) 時的 Current map 異常電性發生 (黃圈處)。圖/宜特科技

在完成C-AFM分析後,若有相關疑似異常路徑需要進一步進行電性量測與定位,可使用奈米探針電性量測(Nano-Prober)進行更精準的異常點定位分析,包括電子束感應電流(EBIC , Electron Beam Induced Current)、電子束吸收電流(EBAC, Electron Beam Absorbed Current)、與電子束感應阻抗偵測(EBIRCH , Electron Beam Induced Resistance Change)等定位法。而Nano-Prober亦可針對電晶體進行電性量測,如Vt、 IdVg、IdVd等基本參數獲取(圖六)。

當透過上述分析手法精準找到異常點後,亦可再透過雙束聚焦離子束(Dual-beam FIB,簡稱DB-FIB)或是穿透式電子顯微鏡(Transmission Electron Microscopy,簡稱TEM)來對異常點進行結構確認,以釐清失效原因(圖七)。

EBIC分析結果圖
《圖六》EBIC分析結果圖。圖/宜特科技
TEM分析結果圖
《圖七》TEM分析結果圖。圖/宜特科技

(四)超音波顯微鏡(Scanning Acoustic Tomography,簡稱SAT)分析:於背照式(BSI)/堆疊式(Stacked)CIS晶圓對接製程的應用

超音波顯微鏡(SAT)

超音波顯微鏡(SAT)為藉由超音波於不同密度材料反射速率及回傳能量不同的特性來進行分析,當超音波遇到不同材料的接合介面時,訊號會部分反射及部分穿透,但當超音波遇到空氣(空隙)介面時,訊號則會 100% 反射,機台就會接收這些訊號組成影像。
超音波顯微鏡(SAT)原理圖
超音波顯微鏡(SAT)原理圖。圖/宜特科技

在背照式(BSI)與堆疊式(Stacked)CIS 製程中晶圓與晶圓對接(bonding)製程中,SAT 可作為偵測晶圓與晶圓之間接合不良造成存在空隙的重要利器(圖八)。

圖八: 透過超音波顯微鏡(SAT),找到晶圓與晶圓對接(bonding)之鍵合空隙位置
《圖八》透過超音波顯微鏡(SAT),找到晶圓與晶圓對接(bonding)之鍵合空隙位置。圖/宜特科技

半導體堆疊技術的蓬勃發展,加上人們對影像感測器在消費性電子、車用電子、安控系統等應用,功能需求大幅度增加,CIS 未來將繼續進化,無論是晶圓級對接的製程穩定度分析,或是堆疊式(Stacked)CIS 故障分析,都可以透過宜特實驗室豐富的分析手法,與一站式整合服務精準地分析、加速產品開發、改善產品品質。

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高端玩家必看!顯示器的反應時間是怎麼定義?最新推出的 VESA ClearMR 認證,重新定義電競螢幕動態顯示規格
宜特科技_96
・2023/08/30 ・4272字 ・閱讀時間約 8 分鐘

玩家使用電競螢幕玩遊戲
圖/宜特科技

電競顯示器五花八門,但你了解廠商主打 1ms 反應時間的意思嗎? 而 2022 年推出的 VESA ClearMR 認證,是如何重新定義動態畫面的模糊比例,又有什麼測試重點呢?

本文轉載自宜特小學堂〈VESA 最新推出 ClearMR 認證 重新定義電競螢幕動態顯示規格〉,如果您對半導體產業新知有興趣,歡迎按下右邊的追蹤,就不會錯過宜特科技的最新文章!

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近十年全球電競產業可謂炙手可熱,吸引了大量的關注和投資。根據數據分析公司 Newzoo 的報告顯示,2022 年全球電競市場規模就已突破了 10 億美元的大關。而該公司也預測,到了 2025 年全球每 11 個人中,就有1人將成為電競賽事的觀眾,凸顯了電競產業的快速增長和受眾擴大,將帶來更多商機和成長潛力。

全神貫注比賽的電競選手
全神貫注的電競選手。圖/Insider Intelligence

而遊戲勝負的關鍵,除了依靠選手本身的反應力,設備優劣也是不可或缺的條件之一,尤其電競中極度仰賴的「畫面」的反應時間,輸贏往往就取決在短短幾毫秒的動態表現。當消費者在挑選顯示器時,會看到許多廠商都標榜「1ms 反應時間」,但是細看規格會發現,有些標示 1ms GtG,有些標示 1ms MPRT,由於業界對於影像動態模糊的顯示規格不一,讓消費者在購買時很容易產生混淆。

電商平台會以 "1ms 反應時間"作為消費者選購的參考
電商平台會以 1ms 反應時間作為消費者選購的參考。圖/momo購物網

有鑒於此,2022年,視訊電子標準協會(Video Electronics Standards Association,簡稱VESA)針對螢幕在動態顯示時的表現進行標準化,提出 ClearMR (Clear Motion Ratio Compliance Test Specification)認證,清楚地界定「螢幕在顯示快速移動影像時,清晰和模糊畫素的比例」,這是注重顯示器動態表現的電競選手與玩家們會關注的焦點。

那麼,兩種主流規格 GtG 和 MPRT 到底差在哪裡?ClearMR 又是怎麼定義動態畫面的模糊比例?它與市面上已有的其他規格有何不同?本文章將先介紹目前主流的兩種規格—MPRT 和 GtG,再進一步介紹最新 VESA ClearMR 測試規範的重點。

一、 GTG(灰階對灰階反應時間),僅針對灰階,無法定義畫面的模糊

LCD 液晶顯示器(Liquid-Crystal Display)就像拼圖一樣,是由大量像素點拼湊成一個完整的畫面,每個像素點中 RGB 三原色比例,決定了呈現的顏色。例如,紅色的比例越高就越紅,藍色比例提高、紅色下降則會變紫,如果想展現出亮紅或暗紅的差異,則是根據電壓大小來改變亮度。

LCD 液晶顯示器的像素放大圖及 RGB 比例改變後,顏色產生變化的示意圖
LCD 液晶顯示器的像素放大圖及 RGB 比例改變後,顏色產生變化的示意圖。圖/wiki & 宜特科技繪製

我們可以想像當白光通過紅色的亮度越高,就會顯示出亮紅色,反之光源越暗,就會呈現出暗紅色。如果畫面只有最暗跟最亮就會變得很極端,所以現在的顯示器,就是透過從最暗到最亮共有256個灰階的變化,呈現出各種精緻的色彩。

螢幕的256個灰階影像變化
256個灰階影像變化。圖/moblie01

前面講了那麼多,我們終於要講到正題的 GtG(Gray to Gray,灰階對灰階的反應時間),一般 LCD 液晶顯示器所標示的反應時間,是指液晶全開/全關所需的時間,但因液晶螢幕呈現的內容,其實就是不同灰階之間的轉換跟變化。最亮和最暗兩者中間的層次愈多,就愈能夠呈現出愈細膩的畫面。當轉換的時間越長畫面就容易產生殘影,相反的,轉換時間越短畫面就越乾淨,遊戲體驗也就越好。

然而,GtG 的數值只是針對不同灰階之間的反應時間,各家廠商的測試標準與定義也有些不同,GtG 也無法去定義畫面的模糊。那,什麼又是 MPRT 呢?

二、 用 MPRT(動態畫面反應時間)處理畫面殘影,卻導致螢幕變暗

由於 LCD 液晶顯示器的特性與人眼視覺暫留的關係,影像在移動時,使用者會看到殘影或拖影的畫面模糊現象,我們以下圖來舉例,當畫面從綠色切到藍色,中間的過度色在人眼的辨識上就會產生殘影,進而造成模糊。

ULMB 超低運動模糊技術的概念動圖
ULMB 超低運動模糊技術的概念圖。圖/宜特科技

為了解決此問題,於是透過開關螢幕的背光或是插入黑畫面,以縮減每幀畫面的顯示時間,來降低視覺暫留,讓畫面快速移動時較為清晰,暫且解決模糊問題,這個技術就被稱為 ULMB(Ultra Low Motion Blur,超低運動模糊技術)。在剛才舉例中,我們讓綠色切到藍色中間變成了黑畫面,快速的切換可以讓畫面更為清晰。而在 ClearMR 問世前,業界最常用 MPRT(Motion Picture Response Time,動態畫面反應時間)的數值來表示從 A 畫面切到 B 畫面的反應速度。

但是,透過 ULMB 去達到降低 MPRT 的反應時間,也就意味著頻繁的開關背光或是插入黑畫面,會造成螢幕亮度降低,也可能讓使用者看到螢幕閃爍的情形,並且會發生過衝(Overshoot)和下衝(Undershoot)等現象,最糟甚至會導致訊號失真,對圖像品質造成影響或是面板壽命變短。

訊號測試小知識

過衝(Overshoot):是指信號在從一個值轉變到另一個值時,瞬時值超過了最終(穩態)值,並產生在電源電平之上的額外電壓效應。這意味著信號在轉換過程中超過了預期的目標值。

下衝(Undershoot):則是指信號在從一個值轉變到另一個值時,瞬時值低於最終值,並產生在參考地電平之下的額外電壓效應。這意味著信號在轉換過程中低於了預期的目標值。

過衝和下衝都是電子訊號處理中不利的現象,常常發生在訊號轉換、開關操作或電路切換的過程中。它們可能導致訊號失真、噪音增加,甚至對電子元件和電路造成損壞。而在顯示器上,嚴重的過衝與下衝,會導致面板的壽命變短,畫面過於銳利,而導致失真。

三、 全新推出的 ClearMR,精準定義畫面模糊的標準

講完了 GtG 與 MPRT ,我們終於要來介紹,最新定義畫面模糊的標準規範,它就是 VESA 在去年發布的 ClearMR(Clear Motion Ratio)。

VESA 於2022年7月,正式發布一致性測試規範(ClearMR CTS)V1.0,總共定義了7種不同級距(ClearMR 3000 至 ClearMR 9000),該年底更往上延伸至11個級距,加入了 ClearMR 10000 至 ClearMR 13000。級距的數字,代表著清晰影像與模糊影像的性能比,例如30:1=ClearMR 3000,70:1=ClearMR 7000,90:1=ClearMR 9000。數字愈高,表示該產品在動態上的表現愈清晰。

VESA ClearMR 有11個級距
最新的 ClearMR 共有11個級距。圖/VESA ClearMR官網

(一) 不同級距下,清楚顯現出動態模糊的差異

ClearMR 可針對螢幕的動態模糊定義與分級,讓顯示器動態模糊有了更清楚的定義可依循,不但取代了現有僅基於時間的模糊指標(如前述提及的MPRT、GtG),針對畫面模糊的狀況,提供更完整且公平的比較基礎。

從下圖可看出在不同級距下,待測螢幕顯示的動態輪胎的模糊表現。Still image代表靜止畫面,我們比較從 ClearMR 3000 到 ClearMR 9000,可以明顯比較出模糊差異,等級越高則影像越清晰。

轉動的輪胎的模糊級距,從最低的 ClearMR 3000 到較清晰的 ClearMR 9000,最後一張為靜止畫面,可比較出其中的模糊差異
轉動的輪胎的模糊級距,從最低的 ClearMR 3000 到較清晰的 ClearMR 9000,最後一張為靜止畫面,可比較出其中的模糊差異。
圖/VESA ClearMR CTS and Logo Program Meda Slides FINAL3

(二)那 ClearMR 的數值是如何測量?

ClearMR 是利用可每秒拍攝10000張以上相片的高速攝影機,拍攝待測螢幕中,由左至右移動的亮光區塊(VESA協會提供的範例程式所產生),會區分為 Leading(領導)與 Trailing(尾隨)。

待測螢幕中亮光區塊 Leading(領導)與 Trailing(尾隨)端的畫面
待測螢幕中亮光區塊 Leading(領導)與 Trailing(尾隨)端的畫面。圖/VESA ClearMR CTS 1.0

再透過拍攝的圖片,產生所謂模糊的輪廓,再來計算其相對應的 CMR 值(Clear Motion Ratio)。我們可以從下圖看到結果,黃框中的 CMR 值是4782,就可以對應級距圖得到待測螢幕的ClearMR級距落在 ClearMR 5000的範圍內,即為螢幕的性能表現。

(a)上衝/下衝數值;(b)上衝/下衝轉折點,可做為工程師除錯參考;(c)決定 CMR 值的各參數列表;(e)黃框中的 CMR 值,即為待測螢幕的性能表現
(a)上衝/下衝數值;(b)上衝/下衝轉折點,可做為工程師除錯參考;(c)決定 CMR 值的各參數列表;(e)黃框中的 CMR 值,即為待測螢幕的性能表現。圖/CMR Tools User Guide v2022.0405

唯有通過測試認證的產品,才有資格使用 VESA ClearMR 的 LOGO ,此規範也在推出後的第一時間,獲得多家顯示器大廠如三星、HP、LG 響應並支持,目前獲得認證的產品都有名列在 VESA 的官方網站上。或許 ClearMR 還無法完全取代,現今主流的 GtG 或 MPRT 的「反應時間概念」,但對於市面上百家爭鳴、不斷強打的 1ms 的顯示器來說,它可以為消費者提供更直觀的評選指標。

宜特訊號測試實驗室也在今年獲得 VESA 授權成為 ClearMR 認證中心,具備所有 ClearMR 認證測試設備、測試環境(包含暗房)與技術能力,可以提供動態清晰率(Clear Motion Rate,CMR)、變異係數(Coefficient of Variation,CV)、過載(Overload)、亮度退化(Luminance Degradation)、背光掃描(Backlight Strobing)測試,可協助多家顯示器、筆電、電競品牌與代工廠進行 VESA ClearMR 測試,助其產品符合規範,取得認證標章。

文出自 www.istgroup.com

宜特科技_96
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多功能又超便利USB Type-C顯示器,看似完美其實潛藏風險?
宜特科技_96
・2023/07/28 ・3713字 ・閱讀時間約 7 分鐘

一個人正在同時使用雙螢幕連接筆電跟桌機
圖/宜特科技

可傳輸、可充電,且高清畫面的 USB Type-C 顯示器,你了解多少呢?如此多功能,幾乎可取代主機的 USB Type-C 顯示器,卻隱藏了五個潛在風險!

本文轉載自宜特小學堂〈別讓相容性成為產品的絆腳石 如何解決USB Type-C顯示器雙功能支援問題〉,如果您對半導體產業新知有興趣,歡迎按下右邊的追蹤,就不會錯過宜特科技的最新文章!

2022年底,歐盟議會正式拍板定案,強制在2024年秋季前,在歐盟銷售的手機、平板、數位相機等消費性電子產品,都必須統一使用 USB Type-C 充電介面,降低電子垃圾產量。

歐盟執行委員Margrethe Vestager拿著各種規格的線材
歐盟通過2024年底充電器將統一 Type-C 規格,圖為歐盟執行委員。圖/Margrethe Vestager推特

消息一出,市場目光紛紛轉向獨立規格的蘋果,更有傳言,今年九月登場的蘋果旗艦手機 iPhone 15 系列,也終將改為 USB Type-C,正式跟 Lightning 說再見。

其實不只是手機,近年來在消費性電子產品, USB Type-C 早已是主流規格。無論是系統端、筆記型電腦、儲存裝置、顯示器等,各種 3C 周邊產品,都可看到 USB Type-C 介面的蹤跡。

一台蘋果的平版跟Lightning、USB TYPE-C 接頭
USB Type-C 將取代 Lightning 接頭。圖/宜特科技

為什麼 USB Type-C 如此受到歡迎?它的最大優勢,就是可以將檔案傳輸、影像輸出及充電功能全部集合在同一條連接線中,並提供高達 100W 的充電電流!也不像早期一種產品就需要一種規格的線,光 USB 這個介面,就讓消費者常常被混淆不清到底是用了哪一種規格的 USB 線材。

因應市場趨勢,許多顯示器大廠也將顯示器不拘限於單一功能,而是開發出集多功能於一身的機種。例如:結合了 USB Hub (USB集線器)功能與網路功能,可替消費者節省另外購買USB Hub等周邊產品的費用,也增加了桌面使用空間。於是,顯示器是否具備多功能,也逐漸成為使用者選購的指標之一。

那你的螢幕有 USB Hub 功能嗎?若螢幕不再只是螢幕,對生活有多少改變嗎?

一、 再也不必彎腰找主機插槽,從螢幕就能輕鬆傳輸資料

如同前面所述,當螢幕顯示器不再只有基礎的顯示功能,新增的 USB Hub 端搭配 Type-C 介面,更能幫助使用者將眾多裝置集結在一台裝置中。

例如:儲存裝置,如外接硬碟及小型隨身碟、外接鍵盤、滑鼠等,或是其它不需再外接電源的 USB 相關設備,都可以一併接到螢幕的 USB Hub ,再也不必再彎腰找主機的 USB 插槽,還擔心電線亂糟糟。

USB TYPE-C螢幕顯示器可以連接的裝置示意圖
螢幕不僅有顯示功能,後端的 USB Hub 搭配 Type-C 介面,讓使用者輕鬆連結許多裝置。圖/宜特科技

甚至,已經有推出可支援網路介面的顯示器!讓使用者在電腦主機沒有網路介面的情況下,可以透過顯示器使用有線網路,讓自己無論是處在有線或無線的網域時,都能夠方便的使用網路,真是太方便了。

二、 USB Type-C 顯示器支援雙功能,高速傳輸還是高清畫質,由你來決定

擁有 USB Hub 的顯示器,還有一個更厲害的功能,就是使用者可在高速傳輸和高解析度這兩項功能中,自行切換優先權。

基於 USB Type-C 介面在顯示部分中,依循的規範是 VESA(Video Electronics Standard Association, 視訊電子標準協會)DisplayPort 規範中的 Display 替代模式(DisplayPort Alt Mode)。

而將 DP 技術應用在 USB Type-C 介面中,被稱為 DisplayPort Alt Mode Over Type-C 技術。 DisplayPort Alt Mode 擁有多樣性傳輸模式,即可同時傳遞高解析度影像、USB 檔案傳輸及充電功能。

品牌廠在開發商品時,為了製造更便利於消費者的功能,便在設計上賦予 USB Type-C 使用者自行選擇「顯示解析度」或「資料讀取速度」這兩方面的優先權 (USB Prioritization Function)。

VESA 是什麼單位?什麼又是 Lane?
VESA 是「視訊電子標準協會」英文全名 Video Electronics Standards Association的縮寫,該協會制定了許多關於視訊及顯示周邊產品功能的安裝標準、測試規範、標準測試認證等等,它們為 PC、工作站和消費電子行業制定行業範圍的接口標準,展現產品有獲得 VESA 的認證,對於廠商來說是品質的肯定。

那什麼是「Lane」?
DisplayPort 這個介面,跟 HDMI 之類的顯示介面不同,它分成四個通道(Lane)來發送訊號。依據使用者的視頻產品設定,決定頻寬的使用量,看會需使用到兩個通道或四個通道的頻寬,也就會稱為 2 Lane 或 4 Lane 。
而當DP技術應用在 USB Type-C 介面中,就是把 DisplayPort 的顯示頻寬與 USB Type-C 的 USB 頻寬,都必須包含在 4Lane 頻寬內去使用。

看起來可能有點抽象,我們依循 VESA Display Port 規範,實際舉例兩種使用情境來說明:

(一) 降低解析度,提高傳輸速度,使用 DisplayPort 2 Lane 頻寬:High Data Speed

第一種,使用 2 Lane 頻寬,僅用原本顯示頻寬的一半,來處理顯示的解析度及畫面構成,並將 USB 資料傳輸頻寬,調整至 USB 3.0 的速度來使用。

例如:為提高 USB 資料的傳輸速度至 USB 3.0 ,來達到高速傳輸的效果,更改使用設定為: 將原可支援到 4K 解析度更新率為 60fps (3840×2160@60Hz)的螢幕,調降成顯示解析度至 4K 解析度更新率為 30fps(3840×2160@60Hz)或是 2K(2560×1440)的解析度。

(二) 支援高解析度最佳畫質,降低資料傳輸頻寬使用 DisplayPort 4 Lane 頻寬:High Resolution

第二種,使用 4 Lane 頻寬,讓支援到 4K(3840×2160@60Hz)更新率的高解析度螢幕,可優先使用最佳畫質來顯示。由於 USB Type-C 的頻寬是固定的,資料傳輸就會降到 USB 2.0 的速度。

三、方便之餘,潛在的風險知多少?

這類的產品設計上,對於使用者來說,真是一項智慧及便利的功能。但其實,在設計及開發的過程中,要完美兼具顯示及 USB 資料傳輸功能,卻不是一件容易的事。

為了確認產品品質,廠商需要讓顯示器做相容性測試(Compatibility Test),而宜特訊號測試實驗室,從累積了上千筆的實驗數據中,分享五項最常見的疑難雜症:

(一) 畫面全黑,突然從螢幕中看到了自己
在螢幕相容性上最常出現的問題,就是顯示器因無法正常接送訊號,而呈現出畫面全黑的狀況,也就是所謂的黑屏,造成使用者無法正常看到電腦畫面。
然而,這只是常見問題之一。

一個男人的螢幕呈現黑屏
顯示器因相容性問題造成的黑屏狀況。圖/宜特科技

(二) 畫面出現雜訊,不是你眼花是它真的有問題
另一種在相容性上很常出現的問題,顯示器會出現零點幾秒鐘,甚至長達一至兩分鐘的雜訊畫面,干擾了使用者正常使用電腦的狀況。

一個女子的螢幕顯示器畫面出現雜訊問題
因相容性問題導致螢幕出現雜訊。圖/宜特科技

(三) 電腦主機莫名重新啟動,導致使用者資料通通消失
相容性中有一個很深奧的問題,就是 USB 速度上的切換,會使得電腦主機無端地自動重新啟動,導致使用者正在使用的資料,均無法被儲存,工作中的任何內容,都有被抹滅的風險。

(四) 資料存取速度慢,說好的 USB 3.0 高速傳輸呢?
資料傳輸速度應該提高至 USB 3.0 的裝置,卻仍舊停留在 USB 2.0 的速度。如何確認產品達到 USB 3.0 宣稱的 Super Speed ? 我們可藉由檢查 USB 速度的軟體工具,來確認其 USB 速率模式是否只有 High Speed ,而非宣稱的 USB 3.0 Super Speed。

(五) 資料無法被讀取
USB 設備無法被電腦讀取或使用,此點比例稍低於前面幾項。當此問題發生時,通常 USB Hub 還能運作,只是對於某些品牌的 USB 設備相容性較差,導致該設備無法在螢幕 USB Hub 上正常運作。而發生問題的設備也較廣泛,常見的包含 USB 隨身碟、視訊攝影機、滑鼠鍵盤等等。

五大常見的螢幕相容性問題比例圓餅圖
透過宜特訊號測試實驗室的資料庫,上述問題發生的比例。圖/宜特科技

上述五項問題中,「黑屏」(Black Screen)與「雜訊」(Corruption),算是比較嚴重且常見的相容性問題,深切影響使用者對於該產品,乃至整個品牌的信任度。按圖四來看,在螢幕 USB Hub 問題中,此兩種加起來所占的比率將近50%之多,不可不重視。

近年,各大品牌廠力推的整合型產品,對於消費者來說,增加了更多的便利性,能搭配的周邊設備種類也是千變萬化。但隨之而來的,即是各類設備的相容性問題浮上檯面,那要廠商該如何確保產品品質呢?

宜特訊號測試實驗室,除了可提供 USB/DisplayPort/HDMI/VESA DisplayHDR 等多項標準測試及官方認證服務外,針對各式各樣不同的客戶產品功能,能客製化制定相容性的測試項目,並依循著使用者角度,設計出專業詳細的測試步驟,找出產品與其周邊設備相容性的問題點,協助客戶解決棘手問題,更能為品牌客戶的 USB Type-C 及其他各類產品的相容性嚴格把關。

本文出自 宜特科技

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讓摩爾定律又向前邁進的新技術!3D 先進封裝是什麼?又有哪些優勢和挑戰?
PanSci_96
・2023/07/15 ・3500字 ・閱讀時間約 7 分鐘

今年蘋果 WWDC 大會上發表的 Vision Pro,在市場上引起軒然大波。除此之外,蘋果新推出的 Mac Pro、Mac Studio 也都十分吸睛,他們的共同特點,就是我都買不起。他們的共同的特點,就是裏頭都搭載了 M 系列晶片。從 M2、M2 Max 到 M2 Ultra,除了強大的效能,其輕巧的設計,也讓這些裝置保持輕量。Vision Pro 的重量也可以維持維持在500g,不影響穿戴體驗。要在如此小的晶片中發揮跟電腦一樣效能,除了我們介紹過的 DUV 與 EUV 微縮顯影,一路從 7 奈米、5 奈米、3 奈米向下追尋外。在 M 系列這種系統晶片中,「先進封裝」技術,其實扮演更重要的角色,但到底「封裝」是什麼?它如何幫助 M2 達到高效能、小體積的成果?

晶片又更小了,摩爾定律依舊存在?

M2 晶片的效能已被消費者認可,一顆小小的晶片中,就同時包含了 8 核心 CPU、10 核心 GPU、16 核心的神經網路晶片以及記憶體,麻雀雖小,五臟俱全。這可說又是摩爾定律向前邁進的一步。

在 M2 一顆小小的晶片中,就同時包含了 8 核心 CPU、10 核心 GPU、16 核心的神經網路晶片以及記憶體。圖/Apple

今年 3 月 24 日,Intel 共同創辦人戈登.摩爾,逝世於夏威夷的家中,享耆壽 94 歲。他生前提出的摩爾定律,在引領半導體產業發展近 60 年之後,也逐漸走向極限。摩爾定律預測,積體電路上的電晶體數目,在相同面積下,每隔約 18 個月數量就會增加一倍,晶片效能也會持續提升。

隨著晶片尺寸越來越小,似乎小到無法再小,「摩爾定律已死」的聲音越來越大。然而事實是,業界的領頭羊們如台積電、英特爾和三星等公司,依然認為摩爾定律可以延續下去,並且仍積極投入大量金錢、人力及資源,期盼能夠打贏這場奈米尺度的晶片戰爭。

打贏戰爭的方法,包含研發各式各樣的電晶體,例如鰭式場效電晶體(FinFET)環繞式閘極(GAAFET)電晶體互補式場效電晶體(CFET);或是大手筆引進艾司摩爾開發的極紫外光(EUV)曝光機,在微縮顯影上做突破,這部分可以回去複習我們的這一集;除此之外,從材料下手也同步進行中,新興的半導體材料,像是過渡金屬二硫族化合物奈米碳管。這些持續挑戰物理極限的方式稱為「深度摩爾定律(More Moore)」。

然而這條路可不是康莊大道,而是佈滿了荊棘,或是亂丟的樂高積木,先進製程開發的複雜度和投入資金呈指數型增加,且投資與回報往往不成正比。我們都知道「不要把雞蛋都放在同一個籃子裡」,同理,半導體巨擘們也開始找尋新解方,思索如何躺平,在不用縮小電晶體的情況下,提升晶片整體效能。

先進製程開發的複雜度和投入資金呈指數型增加,且投資與回報往往不成正比。圖/freepik

答案也並不難,既然在平面空間放不下更多電晶體了,那麼就把他們疊起來吧!如此一來,相同面積上的電晶體數量也等效的增加了。這就像是在城市裡,因為人口稠密而土地面積有限,因而公寓大廈林立,房子一棟蓋得比一棟高一樣。像這樣子不是以微縮電晶體,而是透過系統整合的方式,層層堆疊半導體電路以提升晶片效能的方法,屬於「超越摩爾定律(More than Moore)」,而其技術關鍵,就在於「封裝」。

什麼是封裝?

當一片矽晶圓經過了多重製程的加工後,我們會得到這張表面佈滿了成千上萬積體電路。別小看它,光是這一片的價值,可能就高達2萬美元!

一個矽晶圓表面佈滿成千上萬的積體電路。圖/envatoelements

然而這麼大片當然無法放進你的手機裡,還必須經過「封裝(packaging)」的步驟,才會搖身一變成為大家所熟知的半導體晶片。

簡單來說,封裝是一種技術,任務是把積體電路從晶圓上取下,放在載板上,讓積體電路可以與其他電路連接、交換訊號。整個封裝,大致可分為四步驟:切割、黏晶、打線、封膠

首先,矽晶圓會被磨得更薄,並且切割成小塊,此時的積體電路稱為裸晶(die);接著,將裸晶黏貼於載板(substrate)上,並以焊線連接裸晶及載版的金屬接點,積體電路便可跟外界傳遞或接收訊號了;最後,以環氧樹酯灌模成型,就完成我們熟知的晶片(chip),這個步驟主要在於保護裸晶及焊線,同時隔絕濕氣及幫助散熱。

Chiplet、傳統封裝與先進封裝

隨著晶片不斷追求高效能、低成本,還要滿足不同的需求,甚至希望在一個晶片系統中,同時包含多個不同功能的積體電路。這些積體電路規格、大小都不一樣,甚至可能在不同工廠生產、使用不同製程節點或不同半導體基材製作。例如蘋果的 M2 晶片,就是同時包含 CPU、GPU 和記憶體,另外,我們過去介紹過,google 陣營的 Tensor 晶片,也是在單一晶片系統中塞入了大大小小的晶片。這些在一個晶片系統中含有多個晶片的架構,稱為 Chiplet。

要做出 Chiplet,在傳統的封裝方式中,會將初步封裝過的數個晶片再次進行整合,形成一個功能更完整的模組,稱為系統級封裝 Sip(system in package);另一個方法則是將數個裸晶透過單一載板相互連接完成封裝,這樣的作法叫做系統單晶片system on a chip (SoC),然而以這兩種方式製作需佔用較大的面積,更會因為晶片、裸晶間的金屬連線過長,造成資料傳輸延遲,不能達到高階晶片客戶如輝達、超微、蘋果等公司的需求。

為了解決問題,先進封裝就登場了,三維先進封裝以裸晶堆疊的方式,增加空間利用率並改善資料傳輸瓶頸的問題。與傳統封裝之間傳輸速度的差異,就好比是開車由台北至宜蘭,傳統封裝需行經九彎十八拐的台九線,而先進封裝則截彎取直,打通了連接兩地的雪山隧道,使得資料的來往變得更加便利且迅速。

先進封裝解決了什麼問題

先進封裝最大的優勢,就是大幅縮短了不同裸晶間的金屬連導線距離,因此傳輸速度大為提升,也減少了傳輸過程中的功率損耗。舉例來說(下圖),傳統的 2D SoC,若是 A 電路要與 C 電路傳輸資料,則必須跨越整個系統的對角線距離;然而使用三維堆疊則能夠將 C 晶片放置於 A 晶片的上方,透過矽穿孔(through silicon via, TSV)技術貫穿減薄後的矽基板,以超高密度的垂直連導線連接兩個電路,兩者的距離從此由天涯變咫尺。

圖/Pansci

另一方面,三維堆疊也減少了面積的消耗,對於體積的增加則並不明顯,因此我們能夠期待,手機、平板、或是 Vision Pro 等頭顯未來除了功能更多以外,還會變得更加輕巧。

值得一提的是,先進封裝還能夠降低生產成本喔!由於三維堆疊在單位面積上,增加了等效電晶體數量,在晶片設計上可以考慮使用較成熟、成本更低的製程技術節點,並達到與使用單層先進技術節點並駕齊驅的效能。

先進封裝的技術挑戰

雖然,先進封裝提供了許多優勢。但作為新技術,當中依舊有許多仍待克服的問題與挑戰。

首先,先進封裝對於裸晶平整度以及晶片對準的要求很高,若是堆疊時不慎有接點沒有順利連接導通,就會造成良率的損失。再者,積體電路在運算時會產生能量損耗造成溫度升高,先進封裝拉近了裸晶間的距離,熱傳導會交互影響,大家互相取暖,造成散熱更加困難,輕則降低晶片效能,嚴重則能導致產品失效。

散熱問題在先進封裝中,目前還未完全解決,但可以透過熱學模擬、使用高熱導係數材料、或設計導熱結構等方式,做出最佳化的散熱設計。建立良率測試流程也非常重要,試想,如果在堆疊前沒有做好已知合格裸晶測試(known good die testing),因而誤將合格的 A 晶片與失效的 B 晶片接合,那麼不只是做出來的 3D IC 只能拿來當裝飾品,還白白損失了前面製程所花費的人力、物力及金錢!

良率與成本間的權衡,也是須探究的問題,如果想要保證最佳的良率,最好的方式是每道環節都進行測試,然而這麼做的話生產成本以及製造時間也會相應增加,因此要怎麼測試?在什麼時候測試?要做多少測試?就是一門相當深奧的學問了。

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