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數位攝影搖身一變黑科技,CIS 成長無止盡,遇上異常該如何 DEBUG?

宜特科技_96
・2023/06/05 ・4124字 ・閱讀時間約 8 分鐘

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一個女子用手機在進行自拍
圖/宜特科技

從小時候的底片相機,發展到數位相機,如今手機就能拍出許多高清又漂亮的照片,你知道都是多虧了 CIS 晶片嗎?

本文轉載自宜特小學堂〈CIS晶片遇到異常 求助無門怎麼辦〉,如果您對半導體產業新知有興趣,歡迎按下右邊的追蹤,就不會錯過宜特科技的最新文章!

CIS 晶片又稱 CMOS 影像感測器(CMOS Image Sensor),最早是在 1963 年由美國一家半導體公司發明出來的積體電路設計,隨著時代進步,廣泛應用在數位攝影的感光元件中。而人們對攝影鏡頭解析度需求不斷增加,渴望拍出更精美的畫質。

CIS 已從早期數十萬像素,一路朝億級像素邁進,有賴於摩爾定律(Moore’s Law)在半導體微縮製程地演進,使得訊號處理能力顯著提升。如今的 CIS 已經不僅適用於消費型電子產品,在醫療檢測、安防監控領域等應用廣泛,近幾年智慧電車興起,先進駕駛輔助系統(ADAS, Advanced Driver. Assistance Systems)已成為新車的安全標配,未來車用 CIS 的市場更是潛力無窮。

然而,越精密、越高階的 CIS 晶片由於結構比較薄,加上特殊的 3D 堆疊結構,使得研發難度大大提升,當遇到異常(Defect)現象時,想透過分析找出故障的真因也更為困難了。

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本文將帶大家認識三大晶片架構,並以案例說明當 CIS 晶片遇到異常,到底我們可以利用那些工具或手法,成功 DEBUG?

一、認識 CIS 三大晶片架構

現今 CIS 晶片架構,可概分為三大類,(一)前照式(Front Side illumination,簡稱FSI);(二)背照式 (Back Side illumination,簡稱 BSI);(三)堆疊式 CIS(Stacked CIS)

(一)前照式(FSI)CIS

為使 CIS 晶片能符合半導體製程導入量產,最初期的 CIS 晶片為前照式 (Front Side illumination,簡稱 FSI) CIS;其感光路徑係透過晶片表面進行收光,不過,前照式 CIS 在效能上的最大致命傷為感光路徑會因晶片的感光元件上方金屬層干擾,而造成光感應敏度衰減。

(二)背照式(BSI)CIS

為使 CIS 晶片能有較佳的光感應敏度,背照式(Back Side illumination ,簡稱 BSI)CIS 技術應運而生。此類型產品的感光路徑,係由薄化至數微米後晶片背面進行收光,藉此大幅提升光感應能力。

而 BSI CIS 的前段製程與 FSI CIS 類似,主要差別在於後段晶片對接與薄化製程。BSI CIS 的製程是在如同 FSI CIS 一般製程後,會將該 CIS 晶片正面與 Carrier wafer 對接。對接後的晶片再針對 CIS 晶片背面進行 Backside grinding 製程至數微米厚度以再增進收光效率,即完成 BSI CIS。

(三)堆疊式(Stacked)CIS

隨著智慧型手機等消費電子應用的蓬勃發展,人們對於拍攝影像的影像處理功能需求也大幅增加,使製作成本更親民與晶片效能更能有效提升,利用晶圓級堆疊技術,將較成熟製程製作的光感測元件(Sensor Chip)晶片,與由先進製程製作、能提供更強大計算能力的特殊應用 IC(Application Specific Integrated Circuit,簡稱 ASIC)晶片、或是再進一步與記憶體(DRAM)晶片進行晶圓級堆疊後,便可製作出兼具高效能與成本效益的堆疊式 CIS(Stacked CIS)晶片(圖一),也是目前最主流的晶片結構。

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堆疊式(Stacked) CIS晶片示意圖
《圖一》堆疊式(Stacked)CIS 晶片示意圖。圖/宜特科技

二、如何找堆疊式(Stacked)CIS 晶片的異常點(Defect)呢?

介紹完三大類 CIS 架構,我們就來進入本文重點:「如何找到堆疊式(Stacked)CIS 晶片的異常點(Defect)?」

由於這類型的 CIS 晶片結構相對複雜,在進行破壞性分析前,需透過電路專家電路分析或熱點(Hot Spot)故障分析,鎖定目標、縮小範圍在 Stacked CIS 晶片中的其一晶片後,針對可疑的失效點/失效層,進行該 CIS 樣品破壞性分析,方可有效地呈現失效點的失效狀態以進行進一步的預防修正措施。

接著,我們將分享宜特故障分析實驗室,是如何(一)利用電性熱點定位;(二)移除非鎖定目標之晶粒(Die),並針對鎖定目標晶粒(Die)逐層分析;(三)電性量測分析;(四)超音波顯微鏡(SAT)分析等四大分析手法交互應用,進行 Stacked CIS 晶片進行故障分析,順利找到異常點(Defect)。

(一)透過電性熱點定位找故障點(Hot Spot)

當CIS晶片具有高阻值(High Resistance)、短路(Short)、漏電(Leakage)或是功能失效(Function Failure)等電性失效時,可依據不同的電性失效模式,經由直流通電或上測試板通電,並透過選擇適合的電性故障分析(EFA, Electrical Failure Analysis)工具來進行電性定位分析。

設備OBIRCHThermal EMMIInGaAs
偵測目標電晶體/金屬層金屬層/封裝/印刷電路板電晶體/金屬層
失效模式漏電/短路/高阻值漏電/短路/高阻值漏電/短路/開路
各設備適合使用的選擇時機

包括雷射光束電阻異常偵測(Optical Beam Induced Resistance Change,簡稱 OBIRCH)熱輻射異常偵測顯微鏡(Thermal EMMI)(圖二)、砷化鎵銦微光顯微鏡(InGaAs),藉由故障點定位設備找出可能的異常熱點(Hot Spot)位置,以利後續的物性故障(PFA, Physical Failure Analysis)分析。

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透過Thermal EMMI找到電性失效的故障點位置
《圖二》透過 Thermal EMMI 找到電性失效的故障點位置。圖/宜特科技

(二)移除非鎖定目標之晶粒,並針對鎖定目標晶粒逐層分析

接著,依照上述電性分析縮小可能的異常範圍至光感測元件晶片、ASIC 或記憶體晶片區後,根據 Stacked CIS 晶片堆疊的結構特性,需先將其一側的矽基材移除,方可進行逐層去除(Layer by layer),或層層檢查。

再者,透過特殊分析手法,移除不需保留的晶粒結構,進而露出目標晶粒之最上層金屬層(圖三)。接著,透過逐層去除(Layer by layer),最終在金屬層第一層(Metal 1)找到燒毀現象的異常點(defect) (圖四)。

搭配特殊手法,將CIS待測樣品不需保留之晶粒部分,完整移除
《圖三》搭配特殊手法,將 CIS 待測樣品不需保留之晶粒部分,完整移除。圖/宜特科技
對照Hot Spot分析範圍,進行鎖定目標晶粒進行逐層去除,發現燒毀現象
《圖四》對照Hot Spot分析範圍,進行鎖定目標晶粒進行逐層去除,發現燒毀現象。圖/宜特科技

(三)電性量測分析:導電性原子力顯微鏡(C-AFM, Conductive Atomic Force Microscopy)與奈米探針系統(Nano-prober)的應用

當逐層去除(Layer by Layer)過程當中,除利用電子顯微鏡(SEM) 於故障點區域進行 VC(Voltage Contrast)的電性確認與金屬導線型態觀察外,亦可搭配導電原子力顯微鏡(Conductive Atomic Force Microscopy,簡稱C-AFM)快速掃描該異常區域,以獲得該區域電流分布圖(Current map)(圖五),並量測該接點對矽基板(Si Substrate)的電性表現,進而確認該區域是否有漏電 / 開路等電性異常問題。

C-AFM異常分析結果圖
《圖五 (左)》C-AFM 異常分析結果圖。圖五 (左): 外加正電壓 (+1V) 時的 Current map 異常電性發生;
《圖五 (右)》外加負電壓 (-1V) 時的 Current map 異常電性發生 (黃圈處)。圖/宜特科技

在完成C-AFM分析後,若有相關疑似異常路徑需要進一步進行電性量測與定位,可使用奈米探針電性量測(Nano-Prober)進行更精準的異常點定位分析,包括電子束感應電流(EBIC , Electron Beam Induced Current)、電子束吸收電流(EBAC, Electron Beam Absorbed Current)、與電子束感應阻抗偵測(EBIRCH , Electron Beam Induced Resistance Change)等定位法。而Nano-Prober亦可針對電晶體進行電性量測,如Vt、 IdVg、IdVd等基本參數獲取(圖六)。

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當透過上述分析手法精準找到異常點後,亦可再透過雙束聚焦離子束(Dual-beam FIB,簡稱DB-FIB)或是穿透式電子顯微鏡(Transmission Electron Microscopy,簡稱TEM)來對異常點進行結構確認,以釐清失效原因(圖七)。

EBIC分析結果圖
《圖六》EBIC分析結果圖。圖/宜特科技
TEM分析結果圖
《圖七》TEM分析結果圖。圖/宜特科技

(四)超音波顯微鏡(Scanning Acoustic Tomography,簡稱SAT)分析:於背照式(BSI)/堆疊式(Stacked)CIS晶圓對接製程的應用

超音波顯微鏡(SAT)

超音波顯微鏡(SAT)為藉由超音波於不同密度材料反射速率及回傳能量不同的特性來進行分析,當超音波遇到不同材料的接合介面時,訊號會部分反射及部分穿透,但當超音波遇到空氣(空隙)介面時,訊號則會 100% 反射,機台就會接收這些訊號組成影像。
超音波顯微鏡(SAT)原理圖
超音波顯微鏡(SAT)原理圖。圖/宜特科技

在背照式(BSI)與堆疊式(Stacked)CIS 製程中晶圓與晶圓對接(bonding)製程中,SAT 可作為偵測晶圓與晶圓之間接合不良造成存在空隙的重要利器(圖八)。

圖八: 透過超音波顯微鏡(SAT),找到晶圓與晶圓對接(bonding)之鍵合空隙位置
《圖八》透過超音波顯微鏡(SAT),找到晶圓與晶圓對接(bonding)之鍵合空隙位置。圖/宜特科技

半導體堆疊技術的蓬勃發展,加上人們對影像感測器在消費性電子、車用電子、安控系統等應用,功能需求大幅度增加,CIS 未來將繼續進化,無論是晶圓級對接的製程穩定度分析,或是堆疊式(Stacked)CIS 故障分析,都可以透過宜特實驗室豐富的分析手法,與一站式整合服務精準地分析、加速產品開發、改善產品品質。

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宜特科技_96
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晶片生病要手術 該選哪種開刀方式來做切片?
宜特科技_96
・2025/01/11 ・3131字 ・閱讀時間約 6 分鐘

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晶片結構內部有問題,想要進行切片觀察,但方式有好幾種,該如何針對樣品的屬性,選擇正確分析手法呢?

本文轉載自宜特小學堂〈 哪種 IC 切片手法 最適合我的樣品〉,如果您對半導體產業新知有興趣,歡迎按下右邊的追蹤,就不會錯過宜特科技的最新文章!

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IC 設計後,在進行後續的產品功能性測試、可靠度測試(Reliability Test)或故障分析除錯(Failure Analysis & Debug)前,必須對待測試的樣品先做樣品製備(Sample preparation),透過 IC 切片方式,進行斷面/橫截面觀察(Cross-section)。此步驟在確認晶片內的金屬接線、晶片各層之間結構(Structure)、錫球接合(Solder Joint)、封裝打線(Wire Bonding)和元件(Device)異常等各種可疑缺陷(Defect),扮演相當關鍵性重要角色。

然而觀察截面的方式有好多種,有傳統機械研磨(Grinding)方式,透過機械手法拋光(Polish)至所需觀察的該層位置;或是透過離子束(Ion Beam)方式來進行切削(Milling);那麼,每一種分析手法到底有那些優勢呢?又該如何選擇哪一種切片手法,才能符合工程師想要觀察的樣品型態呢?本文將帶來四大分析手法,從針對尺寸極小的目標觀測區(如奈米等級的先進製程缺陷),或是大面積結構觀察(如微米等級的矽穿孔 TSV),幫大家快速找到適合的分析手法,進行斷面/橫截面觀察更得心應手!

傳統機械研磨(Grinding):樣品製備時間長,觀測範圍可達 15cm

 傳統機械研磨最大優勢,是可以達到大面積的觀察範圍(<15cm 皆可),跨越整顆晶粒(Die),甚至是封裝品(Package),當需要檢視全面性結構的堆疊或是尺寸量測等等,就適合使用 Grinding 手法(如下圖)。這個手法可透過機械切割、冷埋、研磨、拋光四步驟置備樣品到所需觀察的位置。

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(左):晶粒(Die)剖面研磨;(中)&(右)銅製程剖面研磨。圖/宜特科技

不過傳統研磨也有兩項弱點,除了有機械應力容易產生結構損壞,如變形、刮痕外,此項操作也非常需要依靠操作人員的執行經驗,經驗不足者,恐導致研磨過頭而誤傷到目標觀測區,影響後續分析。

傳統研磨相當依靠操作人員的執行經驗。圖/宜特科技

離子束 Cross-section Polisher(CP):除了截面分析,需要微蝕刻也可靠它

相較於傳統機械研磨(Grinding),Cross-section Polisher(簡稱 CP)的優點在於,是利用離子束做最後的精細切削(Fine milling),可以減低多餘的人為損傷,避免傳統研磨機械應力產生的結構損壞。除了切片外,CP 還有另一延伸應用,就是針對樣品進行表面微蝕刻,能夠解決研磨後造成的金屬延展或變形問題。因此,若是想觀察金屬堆疊型之結構、介金屬化合物 Intermetallic Compound(IMC),CP 是非常適合的分析手法。

CP 的手法,是先利用研磨(Grinding)將樣品磨至目標區前,再使用氬離子 Ar+,切削至目標觀測區,此做法不僅能有效縮短分析時間,後續再搭配掃描式電子顯微鏡(Scanning Electron Microscope,簡稱 SEM)進行拍攝,將能夠呈現較為清晰的層次邊界。

上圖是兩張 SEM 影像。左圖為研磨後的 IC 結構,層次邊界並不清晰;右圖則為 CP 切削後的 IC 結構,層與層之間界線清晰可見,同時也少了許多研磨後的顆粒與髒汙。圖/宜特科技

案例一CP Cross Section 能力,快又有效率!

案例一的待測樣品為 BGA 封裝形式,目標是針對特定的錫球(Solder bump)進行分析。透過 CP,可在 1 小時內完成 1mm 範圍的面積切片。後續搭配 SEM 分析,即可清楚呈現錫球表面材料的分布情況。

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下圖是案例中的 SEM 影像,圖(a)是 CP 後的樣品截面,可將整顆 bump 完整呈現。圖(b)是用傳統機械研磨(Grinding)完成之 BGA,雖然可以看到 bump 的介金屬化合物(IMC),但因研磨延展無法完整呈現。而圖(c)是用 CP 完成之 BGA,bump 下方的IMC對比清晰,可清楚看到材料對比的差異。

圖/宜特科技

案例二:透過 CP milling 解決銅延展變形的狀況

常見的 PCB 板疊孔結構中,若盲孔(Blind Via Hole,簡稱 BVH)與銅層(Cu layer)之間的結合力較弱時,在製程後期的熱處理過程中,容易導致盲孔與銅層拉扯出裂縫(Crack),造成阻值不穩定等異常情形。一般常見是透過傳統機械研磨(Grinding)來檢測此類問題,但這種處理方式往往會造成銅延展變形而影響判斷。我們可以使用 CP 針對 BVH 結構進行 CP milling,有效解決問題,並且處理範圍可達 10mm 以上之寬度。

左圖為傳統機械研磨(Grinding)後之 PCB via,無法看到裂縫(Crack);右圖為 CP milling 後之 PCB via,清楚呈現裂縫(Crack)。圖/宜特科技

Plasma FIB(簡稱PFIB):不想整顆樣品破壞,就選擇它來做局部分析

在 3D-IC 半導體製程技術中,如果擔心研磨(Grinding)在去層(Delayer or Deprocess)過程傷到目標區,或是擔心樣品研磨時均勻性不佳,會影響到觀察重點,這時就可考慮用電漿聚焦離子束顯微鏡(Plasma FIB,簡稱 PFIB)分析手法!

PFIB 結合了電漿離子蝕刻加工與 SEM 觀察功能,適用於分析範圍在 50-500 µm 的距離內,可進行截面分析與去層觀察,並針對特定區域能邊切邊觀察,有效避免因盲目切削而誤傷到目標區的狀況,確保異常結構或特定觀察結構的完整性。(閱讀更多:先進製程晶片局部去層找 Defect 可用何種工具

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PFIB 切削後之 TSV (Through Silicon Via)結構,除了可以清楚量測金屬鍍層厚度外,因為沒有研磨的應力影響,可明確定義 TSV 蝕刻的 CD(Critical Dimension)。圖/宜特科技

Dual Beam FIB(簡稱DB-FIB):適用數奈米小範圍且局部的切片分析

結合鎵離子束與 SEM 的雙束聚焦離子顯微鏡(Dual Beam FIB,簡稱 DB-FIB),可針對樣品中的微細結構進行奈米尺度的定位及觀察,適用於分析範圍在 50µm 以下的結構或異常區域。同時,DB-FIB 還能進行能量散佈 X-ray 能譜儀(Energy Dispersive X-ray Spectroscopy,簡稱 EDX)分析及電子背向散射(Electron Backscatter Diffraction,簡稱 EBSD),以獲得目標區域的成分與晶體結構相關資訊。

此外,當觀察的異常區域或結構過於微小,用 SEM 無法得到足夠資訊時,DB-FIB 也可以執行穿透式電子顯微鏡(Transmission Electron Microscope,簡稱 TEM)的試片製備,後續可供 TEM 進行更高解析度的分析。

DB-FIB 搭配 SEM 與鎵離子槍,可針對異常及微區結構進行定位與分析。圖/宜特科技

若想更認識各種工具的應用,歡迎來信索取宜特精心製作的四大切片分析工具圖表marketing_tw@istgroup.com,希望透過本文能幫助讀者,對IC截面分析手法有更多了解,例如 CP 設備新增了 Milling 功能,使其用途更加多元;而 PFIB 增加了去層功能,為先進製程的異常分析開啟了全新的可能性!

本文出自 www.istgroup.com

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進軍太空產業!SpaceX 啟航,台灣太空中心佈局低軌衛星供應鏈——當商用電子產品從地面上太空,必經哪些環境測試?
宜特科技_96
・2024/12/02 ・4777字 ・閱讀時間約 9 分鐘

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低軌衛星引爆全球商機,全球太空經濟在 2040 年預計突破 1 兆美元,許多國家跟科技大廠都加速投入太空市場,台灣也成立太空國家隊。但面對火箭與太空環境嚴苛的考驗,如何在地面模擬測試,使產品能在軌道順利運行?

本文轉載自宜特小學堂〈從地面到太空 商用衛星電子零組件必經的測試〉,如果您對半導體產業新知有興趣,歡迎按下右邊的追蹤,就不會錯過宜特科技的最新文章!

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自從 1957 年第一顆人造衛星發射後,現今已有近萬顆衛星在太空飛行,並且數量持續增加中。衛星已經跟我們的日常生活密不可分,例如地圖導航、實況轉播等,另外.俄烏戰爭中使用「星鏈」衛星通訊連網,台灣也在今年四月的花蓮地震首次使用低軌衛星技術,協助災區通訊。因此,發展衛星科技除了民生用途,也深具國家安全考量。

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台灣從 2019 年到 2029 年,於第 3 期「國家太空科技發展長程計畫」投入超過新台幣 400 億元,進行低軌通訊衛星的研製、規劃國家發射場與人才培育。工研院估算,至 2030 年全球每年將發射 1,700 顆衛星升空,屆時將創造至少 4,000 億美元的產值。根據美國衛星產業協(Satellite Industry Association)預計,全球太空經濟在 2040 年更有望突破 1 兆美元,其中衛星產業占比上看 88%,達 9,252 億美元。

衛星按軌道高度可分成低軌(LEO<2,000 Km)、中軌(MEO<10,000 Km)以及地球同步軌道衛星(GEO~35,800 Km),重量從幾公斤到數百公斤不等,其中 SpaceX Starlink 低軌通訊衛星近年轉商業化,開啟了新太空經濟模式。另外立方衛星(CubeSat)造價門檻相對低,成為切入衛星技術研究的熱門標的。衛星產業鏈日趨成熟,以及衛星發射和製造成本的降低,帶來龐大的太空商機,相應的電子零組件需求亦隨之增加,讓不少廠商對邁向太空市場摩拳擦掌。

衛星依據軌道高度的分類。圖/宜特科技

衛星是由幾個次系統整合而成,包含姿態控制、電力、熱控、通訊、推進和酬載(Payload)…等。例如遙測衛星(Remote Sensing Satellite),它的功能是繞地球軌道拍攝照片,其中姿態控制次系統使鏡頭能維持對著地球方向;影像感測器則是攝取影像的酬載,電力次系統負責電力儲存與電源管理,最後將照片透過通訊次系統傳回地面。

衛星內部有我們熟知的各種電子零組件,正統太空規的電子零組件要價不斐,且某些零件因各國管制政策不易取得,而商用現貨(Commercial Off-the-Shelf,簡稱 COTS),例如電腦、手機和汽車採用的電子零組件,價格親民、性能良好,供貨也較充沛,近年採用 COTS 執行太空任務是相當熱門的趨勢。

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衛星的次系統。圖/宜特科技

那麼,COTS 電子零組件要上太空,必須經過哪些驗證測試?本文將從火箭發射環境、太空環境,逐一說明 COTS 欲跨入太空應用將面臨的挑戰和驗證測試方式。

3.2.1 發射!火箭發射對電子零組件的影響

1. 振動測試

衛星在地面製造組裝,需考量溫度、濕度、粉塵汙染等影響;組裝好的衛星搭乘火箭從地面發射,首先會承受火箭的劇烈振動,振動測試機可以在地面模擬火箭發射,以垂直與水平方向進行振動測試。不同的火箭有不同的振動大小,例如美國 SpaceX 獵鷹重型火箭的振動測試參數,以每秒鐘 10~2,000 次的振動頻率,重力加速度到幾十倍,振動測試可用來確認衛星或電子零組件在經歷發射過程仍能正常運作。

美國 SpaceX 獵鷹重型火箭發射。圖/p.7, SPACE X FALCON USER’s GUIDE, August 2021

立方衛星振動測試。圖/Sat Search

2. 音震測試

火箭發射過程會產生音震(Acoustic Noise),尤其是面積大且薄的零件,特別容易受音震影響,例如太陽能電池板,天線面板等。音震可能會使這些零件破裂、機構損壞、功能異常。音震艙就是用來模擬火箭所產生的音震,測試時將液態氮汽化,此時液態氮體積會瞬間膨脹數百倍產生巨大壓力,再經由喇叭將氣流動能轉為聲波導入音震艙,測試音震艙內的衛星或零件。

音震艙測試。圖/European Space Agency

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3. 衝擊測試

當火箭離開地面抵達一定的高度時,各節火箭引擎開始陸續分離,接著整流罩展開釋放衛星入軌,這些過程都會產生衝擊(Shock),對衛星內部零件的焊接點、晶片,或其他脆性材料都是嚴苛的考驗。因此需要在地面先進行衝擊測試,了解衛星與其電子零組件對巨大衝擊的耐受程度。

火箭整流罩打開釋放衛星。圖/German Aerospace Center 

衝擊測試。圖/金頓

4. 電磁相容性測試

此外,因為各種電子零組件集中在火箭狹小空間內,衛星跟火箭之間的電磁干擾可能會影響任務,因此衛星在發射前也需經過電磁相容性測試(EMC),確保衛星所使用的電子零組件不會與火箭之間互相干擾。

電磁相容性測試。圖/ European Space Agency

  1. 熱真空循環測試

低軌衛星以每秒七公里的時速飛行,大約九十分鐘繞行地球一圈,衛星繞軌飛行處於真空環境,同時也會面臨溫差挑戰,當衛星被太陽正面照射時,其溫度高達攝氏 120 度,遠離太陽時,溫度可能低到零下 120 度。另外,真空環境可能使電子零組件因散熱不良燒毀,真空低壓也會造成零組件材料分解、腔體洩漏(Leak),或是零組件釋氣(Outgassing)產生汙染。

熱真空循環測試(Thermal Vacuum Cycling Test)可模擬太空環境真空狀態與溫度變化,測試時會將衛星或電子零組件架設於極低壓力的真空艙內,再經設備以輻射、傳導方式對衛星或電子零組件升降溫以模擬太陽照射,此時衛星或電子零組件處於通電運作狀態,須即時監控觀察其功能是否正常。熱真空循環通常測試為期一週甚至更長,也是衛星或電子零組件常見的失效項目。

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熱真空艙測試。圖/TriasRnD

  1. 輻射測試

少了大氣層的保護,電子零組件在太空環境會直接面對輻射的衝擊。以地球軌道而言,輻射環境包含輻射帶(Van Allen Belts)、銀河宇宙射線(Galactic Cosmic Rays,簡稱GCR)以及太陽高能粒子(Solar Energetic Particles,簡稱SEP),這些輻射環境充斥大量的電子、質子,以及少數的重離子(Heavy Ion)等,若擊中衛星的電子零組件可能造成資料錯亂(Upset)、當機,甚至永久性故障。衛星在軌道運行壽命短則幾個月,長則數十年,衛星在軌道運行時間越長,受輻射衝擊影響就越大。

地球軌道輻射環境。圖/宜特科技

輻射對電子零組件的影響有以下三大類:

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太空輻射對電子零組件的三大效應。圖/ESA

  1. 總電離劑量效應(Total Ionizing Dose Effect,簡稱TID)

電子零組件在太空環境長期累積大量質子與電子輻射是 TID 效應的主因, TID 會造成 MOS 電晶體 Threshold Voltage 緩慢飄移,零件漏電因此逐漸增加,漏電嚴重時則會導致零件燒毀。衛星可視為大型的無線行動裝置,依賴太陽能蓄電,電力相當珍貴,若衛星內諸多的電子零件都在漏電,將造成衛星電力不足而失聯或失控。

  1. 位移損傷效應(Displacement Damage,簡稱DD)

質子對電子零組件會產生另一種非輻射效應,稱為位移損傷效應(DD),屬長期累積大量質子的物理性損傷,質子會將半導體零件內的矽原子打出晶格外,形成半導體的缺陷,零件漏電也會逐漸增加,其中光電零件對 DD 效應較敏感,例如影像感測元件,DD 會造成影像品質降低,另外也會使衛星使用的太陽能電池(Solar Cell)轉換效率下降。

  1. 單一事件效應(Single Event Effect,簡稱SEE) 

TID 與 DD 可以看成慢性病,是電子零組件長期在軌累積大量質子與電子作用所造成的漏電效應,SEE 就是屬於急性症狀,隨機發生又難以預測。質子與重離子都會造成電子零組件的 SEE 效應,而重離子比質子更容易引發 SEE,太空環境的重離子數量雖然相對少,但殺傷力強,一顆重離子就可能使電子零組件當機或損壞。

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SEE 造成的故障可分成 Soft ERROR 與 Hard Error 兩大類。 Soft Error 的徵狀為資料錯亂、當機、功能異常等,重啟電路可恢復其運作,但若電子零組件對輻射很敏感,當機頻率過高則會影響任務執行,因此需以輻射測試評估其事件率(Event Rate)。Hard Error 則是永久性故障,例如重離子容易引發半導體零件栓鎖(Latch-Up)現象,若沒有對應機制,零件可能因大電流燒毀,因此 SEL (Single Event Latch-Up)是太空電子零件輻射耐受度最重要的指標之一。

單一事件效應的各種現象。圖/宜特科技

太空環境有各種能量的粒子,包含:質子、電子、重離子…,能量越高的粒子可穿透越厚的物質或外殼。低能量的粒子可被衛星外殼(鋁)阻擋,但衛星發射成本主要以重量計價,外殼厚度相當有限(通常為幾毫米厚的鋁材);而高能量的粒子則會穿透衛星外殼,影響電子零組件運作,因故使用於太空環境的電子零組件必定會被輻射影響,在上太空前必須經過輻射測試評估其特性。COTS 電子零組件,都有一定的抗輻射能力,但是必須經測試了解輻射耐受度是否適用於太空任務需求。

美國 NASA 的太空輻射實驗室。圖/NASA

COTS 電子零組件上太空前必須經過「發射環境測試」,包括模擬火箭發射時所產生的振動、音震、衝擊、電磁相容性測試,以及太空環境熱真空循環和輻射測試等,更多的測試項目就不一一細數,通過這些測試後,更重要的是取得「飛行履歷」(Flight Heritage),將產品發射上太空,若能成功執行各種任務,取得越多飛行履歷,產品的身價就越高,太空產業非常重視飛行履歷,飛行履歷也是產品的最佳保證書!

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宜特是亞洲最完整的太空環境測試第三方實驗室, 2019 年與國研院太空中心合作推動台灣太空產業發展。自 2021 年加入台灣太空輻射環境驗測聯盟以來,我們已完成多種電子零組件的輻射測試,涵蓋了類比、數位、記憶體、射頻等。我們將持續建構更完整的太空環境驗證測試能量,提供一站式服務。協助廠商可專注於產品的設計與製造。

本文出自 www.istgroup.com

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從半導體到量子晶片:台灣成為全球量子科技的核心力量!
PanSci_96
・2024/10/14 ・2212字 ・閱讀時間約 4 分鐘

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台灣首台量子電腦誕生:量子時代的到來

2024 年 1 月,台灣自主研發的第一台量子電腦正式於中央研究院誕生,儘管僅具備5個量子位元(qubits),卻為台灣在全球量子電腦競技場上佔據一席之地揭開了序幕。這一具有歷史性意義的事件不僅代表台灣科技能力的進步,也喚醒了人們對量子電腦的未來潛力的無限期待。

量子電腦,不再僅是科幻小說中的幻想,而是實實在在的科技新星,逐漸改變人類面對複雜問題的解決方式。台灣,身為全球半導體製造的重要支柱,正在迎接量子電腦進入量產的時代,而這將與材料學、晶片製程技術緊密相關。當量子技術進一步發展,台灣的製程技術無疑能為這場科技革命提供關鍵助力。

但在我們深入了解量子電腦的潛力之前,必須先理解它的基本運作原理。畢竟,要瞭解該投資哪些量子概念股,或者選擇哪些科系來掌握未來的科技趨勢,我們首先需要清楚量子電腦究竟是如何運作的。

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什麼是量子電腦?從電晶體到量子位元

2019 年,Google 推出了 53 量子位元的量子電腦「梧桐」(Sycamore),並宣告達成「量子霸權」,即其量子電腦在短短 200 秒內完成了傳統超級電腦需要 1 萬年才能處理的計算任務。這標誌著量子計算能力的突破,為計算科學開啟了全新的紀元。

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量子電腦之所以強大,是因為它利用了量子力學的「疊加」與「糾纏」現象。傳統電腦使用二進制的「0」和「1」來進行計算,而量子位元可以同時處於「0」和「1」的狀態,這使得量子電腦能在同一時間進行更多複雜的計算,大大提高了運算效率。

這樣的技術突破意味著,我們不再只依賴電子流過電晶體來實現運算,而是可以直接操控單一電子或其他粒子,讓它們同時攜帶 0 與 1 的信息,從而極大地提升了計算能力。

掌握電子的挑戰:從不確定性到操控技術

量子力學的另一個特性——不確定性原理——使得控制電子變得非常困難。電子極其微小,甚至無法用肉眼觀察。當我們試圖「觀察」一顆電子時,光子的介入會改變電子的狀態,這種不確定性使得同時測量電子的位置和動量幾乎不可能。

這種量子現象的捉摸不定,給科學家們帶來了巨大的挑戰。然而,正是這些現象,讓科學家們探索出了全新的計算方式——量子計算。在這一領域,超導體成為了實現量子位元的關鍵技術。

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超導體與量子電腦的結合:解鎖未來的關鍵

2023 年 7 月,韓國科學家宣布發現了一種名為 LK-99 的高溫超導體,這一發現引起了全球的轟動,因為超導體具備零電阻和磁浮現象,與量子力學有著密切的聯繫。超導體是未來量子電腦的潛在材料,它能夠在極低溫下讓電子以「庫柏對」的形式運動,這些電子對能夠在原子之間暢通無阻,產生零電阻效應。

通過利用「約瑟夫森效應」,兩個超導體之間夾入絕緣體,可以讓電子對穿越絕緣體,形成「超導電流」。這種穿隧效應是量子電腦中量子位元的重要基礎,讓我們能夠構建出穩定且有效的量子系統。

然而,現有的超導量子電腦仍面臨兩個主要挑戰。首先,超導現象只能在接近絕對零度的極低溫環境下出現,這意味著要在家庭或企業中大規模應用量子電腦,仍需克服極端溫控的技術難題。其次,超導量子位元非常容易受到外界干擾而失去量子狀態,這使得量子計算的穩定性成為一個尚未解決的問題。

由美國國家標準技術研究所研發的約瑟夫森接面陣列晶片。圖/wikimedia

量子電腦的多元發展:超導不是唯一的答案

儘管超導體被廣泛應用於當前的量子電腦技術中,但它並不是唯一的發展途徑。其他量子計算技術也在不斷進步,包括基於離子阱技術、光子學量子電腦等。

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離子阱技術利用激光操控單一原子來進行計算,這種技術具有極高的精度和穩定性,但也面臨著技術複雜性和成本的問題。而光子學量子電腦則利用光子來承載和傳輸信息,具有快速且易於擴展的潛力,然而,目前的光子學技術還存在一定的技術障礙,尤其是在量子糾纏狀態的穩定性上。

因此,量子計算的未來發展並不會只依賴一種技術,而是可能出現多元化的方案,根據不同的應用場景,選擇最合適的技術路徑。

台灣的量子未來:機遇與挑戰並存

隨著全球對量子技術的關注不斷提升,台灣有望在這一領域佔據重要地位。台灣的半導體技術、材料科學研究和製造實力,無疑為量子電腦的發展提供了堅實的基礎。從傳統的半導體製程轉換到量子晶片製造,台灣擁有豐富的技術積累與創新潛力。

然而,量子電腦技術的發展速度迅猛,台灣必須在全球競爭中不斷推動自主研發能力。未來,量子電腦的應用範圍將涵蓋人工智能、金融運算、材料科學、新藥開發等領域,這將進一步改變現有的產業結構和科技生態。

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對於投資者和學生來說,理解量子電腦的運作原理與未來趨勢,將是未來掌握科技變革的關鍵。而量子電腦的崛起,也標誌著下一場技術革命的序幕已經開啟。

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