從真空管到晶片：科技革命的關鍵里程碑

本文由 Intel 委託，泛科學企劃執行。 

在當今快節奏的數位時代，對於處理器性能的需求已經不再僅僅停留在日常應用上。從遊戲到學術，從設計到內容創作，各行各業都需要更快速、更高效的運算能力，而人工智慧（AI）的蓬勃發展更是推動了這一需求的急劇增長。在這樣的背景下，Intel 推出了一款極具潛力的處理器—— Intel® Core™ Ultra，該處理器不僅滿足了對於高性能的追求，更為使用者提供了運行 AI 模型的全新體驗。

先進製程：效能飛躍提升

現在的晶片已不是單純的 CPU 或是 GPU，而是混合在一起。為了延續摩爾定律，也就是讓相同面積的晶片每過 18 個月，效能就提升一倍的目標，整個半導體產業正朝兩個不同方向努力。

其中之一是追求更先進的技術，發展出更小奈米的製程節點，做出體積更小的電晶體。常見的方法包含：引進極紫外光 ( EUV ) 曝光機，來刻出更小的電晶體。又或是從材料結構下手，發展不同構造的電晶體，例如鰭式場效電晶體 ( FinFET )、環繞式閘極 ( GAAFET ) 電晶體及互補式場效電晶體 ( CFET )，讓電晶體可以更小、更快。這種持續挑戰物理極限的方式稱為深度摩爾定律——More Moore。

另一種則是將含有數億個電晶體的密集晶片重新排列。就像人口密集的都會區都逐漸轉向「垂直城市」的發展模式。對晶片來說，雖然每個電晶體的大小還是一樣大，但是重新排列以後，不僅單位面積上可以堆疊更多的半導體電路，還能縮短這些區塊間資訊傳遞的時間，提升晶片的效能。這種透過晶片設計提高效能的方法，則稱為超越摩爾定律——More than Moore。

而 Intel® Core™ Ultra 處理器便是具備兩者優點的結晶。

Tile 架構：釋放多核心潛能

在超越摩爾定律方面，Intel® Core™ Ultra 處理器以其獨特的 Tile 架構而聞名，將 CPU、GPU、以及 AI 加速器（NPU）等不同單元分開，使得這些單元可以根據需求靈活啟用、停用，從而提高了能源效率。這一設計使得處理器可以更好地應對多任務處理，從日常應用到專業任務，都能夠以更高效的方式運行。

CPU Tile 採用了 Intel 最新的 4 奈米製程和 EUV 曝光技術，將鰭式電晶體 FinFET 中的像是魚鰭般阻擋漏電流的鰭片構造減少至三片，降低延遲與功耗，使效能提升了 20%，讓使用者可以更加流暢地執行各種應用程序，提高工作效率。

Foveros 3D 封裝技術：高效數據傳輸

2017 年，Intel 開發出了新的封裝技術 EMIB 嵌入式多晶片互聯橋，這種封裝技術在各個 Tile 的裸晶之間，搭建了一座「矽橋 ( Silicon Bridge ) 」，達成晶片的橫向連接。

而 Foveros 3D 封裝技術是基於 EMIB 更進一步改良的封裝技術，它能將處理器、記憶體、IO 單元上下堆疊，垂直方向利用導線串聯，橫向則使用 EMIB 連接，提供高頻寬低延遲的數據傳輸。這種創新的封裝技術不僅使得處理器的整體尺寸更小，更提高了散熱效能，使得處理器可以長期高效運行。

運行 AI 模型的專用筆電——MSI Stealth 16 AI Studio

除了傳統的 CPU 和 GPU 之外，Intel® Core™ Ultra 處理器還整合了多種專用單元，專門用於在本機端高效運行 AI 模型。這使得使用者可以在不連接雲端的情況下，依然可以快速準確地運行各種複雜的 AI 算法，保護了數據隱私，同時節省了連接雲端算力的成本。

MSI 最新推出的筆電 Stealth 16 AI Studio ，搭載了最新的 Intel Core™ Ultra 9 處理器，是一款極具魅力的產品。不僅適合遊戲娛樂，其外觀設計結合了落質感外型與卓越效能，使得使用者在使用時能感受到高品質的工藝。鎂鋁合金質感的沉穩機身設計，僅重 1.99kg，厚度僅有 19.95mm，輕薄便攜，適合需要每天通勤的上班族，與在咖啡廳尋找靈感的創作者。

除了外觀設計之外， Stealth 16 AI Studio 也擁有出色的散熱性能。搭載了 Cooler Boost 5 強效散熱技術，能夠有效排除廢熱，保持長時間穩定高效能表現。良好的散熱表現不僅能夠確保處理器的效能得到充分發揮，還能幫助使用者在長時間使用下的保持舒適性和穩定性。

Stealth 16 AI Studio 的 Intel Core™ Ultra 處理器，其性能更是一大亮點。除了傳統的 CPU 和 GPU 之外，Intel Core™ Ultra 處理器還整合了多種專用單元，專門針對在本機端高效運行 AI 模型的需求。內建專為加速AI應用而設計的 NPU，更提供強大的效能表現，有助於提升效率並保持長時間的續航力。讓使用者可以在不連接雲端的情況下，依然可以快速準確地運行各種複雜的 AI 算法，保護了數據隱私，同時也節省了連接雲端算力的成本。

軟體方面，Intel 與眾多軟體開發商合作，針對 Intel 架構做了特別最佳化。與 Adobe 等軟體的合作使得使用者在處理影像、圖像等多媒體內容時，能夠以更高效的方式運行 AI 算法，大幅提高創作效率。獨家微星AI 智慧引擎能針對使用情境並自動調整硬體設定，以實現最佳效能表現。再加上獨家 AI Artist，更進一步提升使用者體驗，直接輕鬆生成豐富圖像，實現了更便捷的內容創作。

此外 Intel 也與眾多軟體開發商合作，針對 Intel 架構做了特別最佳化，讓 Intel® Core™ Ultra處理器將AI加速能力充分發揮。例如，與 Adobe 等軟體使得使用者可以在處理影像、圖像等多媒體內容時，能夠以更高效的方式運行 AI 算法，大幅提高創作效率。為各行專業人士提供了更加多元、便捷的工具，成為工作中的一大助力。

像電動車、充電樁使用於車用、工業用與戶外級別的電子產品，因應使用環境電子元件都需要採用三防膠塗佈保護，才能防止污染、腐蝕等問題。但為什麼，產品即便已經做了塗膠防護處理，仍會發生硫化腐蝕最終導致故障呢？原因可能就出在「膠」選得不對！

本文轉載自宜特小學堂〈為何已採用三防膠塗佈的電子產品，仍然發生硫化腐蝕失效〉，如果您對半導體產業新知有興趣，歡迎按下右邊的追蹤，就不會錯過宜特科技的最新文章！

近年來，伴隨環保概念提升與綠能意識抬頭，燃油類設備機具減少、電子產品數量增加，生活中最常見的就是電動車和充電樁變得越來越多。由於這類電子硬體設備會長期待在室外環境，加上日趨嚴重的空氣污染威脅，腐蝕性氣體、水分、污染物、懸浮微粒會直接或間接地造成產品中的元件生鏽或腐蝕，就會發生故障影響產品的使用壽命。而三防膠就是為了加強保護電子元件、延長設備壽命、確保安全性與可靠性所誕生的一種塗料。

一、 什麼是三防膠（Conformal Coating）？哪些產品特別需要使用三防膠？

三防膠又稱三防漆，跟大家概念中的膠或是漆有點像，它是常用於電路板上的一種特殊塗料。三防膠具有良好的耐高低溫特性，經由三防膠塗佈的電路板會產生一層「透明聚合物薄膜」，就能維持電路板外形並保護好電子元件，達到「防濕氣」、「防污」、「防腐蝕」的效果，因此才被稱為「三防」膠。

前面有談到，因應全球環境變化，電子產品卻越來越多元、越來越精密的條件下，現代電子硬體設備不僅擁有高性能，還需要具備抵抗惡劣環境的能力，像是應用在工業、車用、航太、戶外級別的電子產品，例如：資料中心、工業電腦、電動車、儲能站與低軌衛星等等……。

這些產品比起一般家電的使用環境更加嚴苛，尤其在面對含硫化氣體污染高的環境，特別容易造成「硫化腐蝕現象」，因此在製程中，電子元件必須做好三防膠塗佈處理、提升產品可靠度是非常重要的事。

什麼是「硫化腐蝕」跟「爬行腐蝕」？

當電子產品發生硫化腐蝕，會導致設備發生短路或開路的故障風險，像發生在印刷電路板或導線架封裝的爬行腐蝕（下圖一、圖二、圖三），或是表面貼裝被動元件的硫化腐蝕（下圖四），都是十分常見的案例。

二、 電子產品該選擇哪種方式做防護處理？

為了有效地隔絕惡劣環境對電子設備的影響，除了前面提過三防膠（Conformal Coating）的處理手法，一般也會採用灌封（Potting）來處理。下表是灌封與三防膠的差異比較。

方法	灌封	三防膠
保護性	優	中-優
加工與 重工性	劣（氣泡殘留、重工困難）	優
品管檢驗	劣（外觀不可視）	優（外觀可視）
應用性	劣（侷限）	優（輕薄）
環保	劣	優
範例	圖／Epoxyset Inc.	圖／Charged EVs

雖然灌封比三防膠保護性更好，但並非所有電子元件都能用灌封處理，灌封在作業前必須考量電子元件，會因為加工的熱應力、固化收縮應力、氣泡殘留等等產生影響，也要評估較多的產品設計條件，包括：尺寸、外殼、重量、熱管理、加工、重工、檢驗、成本與環保等因素，才能確認該產品是否適合做灌封處理。

而三防膠的加工快速、重工容易與成本較低的優點，既可以提升產品抗腐蝕的能力，又可維持印刷電路板的外形而不影響後續的組裝作業，可以說三防膠的泛用性會比灌封來得更高。

所以當電子設備需要在惡劣的環境運作，或是終端電子設備發生腐蝕失效時，三防膠通常是組裝、系統廠商針對電子產品腐蝕的問題會優先採用的方案，廠商可以直接管控三防膠塗佈製程的品質，能夠針對終端客戶退回產品時進行立即性的改善作業。

三、 原來三防膠有很多種？

目前三防膠的種類主要可分為八大類，包含：Silicone Resin（SR）、Acrylic（AR）、Polyurethane（UR）、Epoxy（ER）、Paraxylylene（XY）、Fluorine-carbon resin（FC）、Ultra-Thin Coatings（UT）與 Styrene Block Co-Polymer（SC）。一般三防膠的種類可依照材質區分種類，然而混合型的三防膠材則是以重量百分比佔高的材質為主，如果三防膠的厚度 ≤12.5um ，膠材將不受材料種類的拘限都被歸類於 UT 型。每一種三防膠都有不同的特性，常見的評估項目有厚度、黏著性、耐溫性、抗化學性、防潮性、加工與重工性、普遍性、疏孔性、耐鹽霧腐蝕性、表面絕緣電阻程度與成本高低等。

四、 為何已經採用三防膠塗佈的電子產品仍發生了硫化腐蝕失效，原因竟是國際規範不足？

一般業界針對三防膠的國際規範，大多是參照國際電子工業聯接協會（Association Connecting Electronics Industries；IPC） 所制定的試驗標準 – IPC-HDBK-830A、IPC-CC-830C 與 IPC-J-STD-001F。這幾項標準都是一般常見於三防膠相關的國際規範，它們定義了三防膠的設計、選擇與應用的準則，用於焊接電氣和電子組件要求，以及用於印製線路組件用電氣絕緣化合物的鑑定及性能。

而針對三防膠的驗證項目，包括了：種類、厚度、均勻性、缺陷、重工、應用、耐溫溼度環境、耐鹽霧、表面絕緣電阻等。其它與三防膠有關的標準還有 IPC-A-610H、IEC-1086-2、MIL-I-46058C、MIL-STD-202H、Method 106、NASA-STD-8739.1、BS5917、UL94、UL746F 與 SJ 20671……許多的國際規範。

然而在眾多三防膠國際規範的耐腐蝕性項目評估中，卻獨缺了「腐蝕性氣體的試驗」，尤其是在含硫與其化合物相關的腐蝕性氣體。因此，一旦產品的使用環境含有硫或硫化合物相關的腐蝕性氣體，即使電子設備已採用三防膠塗佈，仍會發生硫化腐蝕失效的問題。

此外，電子設備中也不是所有組件皆可以採用三防膠的塗佈，由於膠材具備絕緣的特性，一般均無法塗佈於電性連接、電器接點處，例如：金手指、插槽與連結器等。下圖是有採用與未採用三防膠塗佈的導線架封裝晶片發生與未發生硫化腐蝕的照片。

未採用三防膠塗佈	採用三防膠塗佈	採用三防膠塗佈
導線架發生嚴重的硫化腐蝕	膠材的抗硫化腐蝕能力不足	製程的缺陷（氣泡）導致保護不足
導線架發生嚴重的硫化腐蝕	膠材的抗硫化腐蝕能力優異	未採用三防膠塗佈

五、 不是有塗或是夠厚就好，透過驗證平台選擇出正確的三防膠材才有效！

透過上述的說明可以了解，如果只是按照規範去選擇三防膠材後進行塗佈，可能會遺漏腐蝕性氣體或是其他因素的影響，無法讓產品獲得最完善的保護。為了解決窘境，宜特科技所提供的硫化腐蝕驗證平台，可以協助廠商選擇正確的三防膠材，並針對各種採用三防膠塗佈的電子產品，評估產品抗硫化腐蝕的能力並進行壽命驗證。

上圖為透過宜特實驗室的硫化腐蝕驗證平台，評估各種三防膠材搭配不同厚度條件在硫化腐蝕試驗的耐受性。其中未經三防膠塗佈的抗硫化晶片電阻樣本（黑色），經歷 25 天的試驗後發生失效，但塗佈膠材 Ｃ（綠色）與膠材 Ｄ（藍色）的樣本，僅僅經歷 5 到 10 天的試驗就發生了失效。

由此可證，並非所有三防膠材都有具備抗硫化腐蝕的能力，抗腐蝕能力主要取決於膠材本身的材料特性，某些特定膠材非常容易吸附含硫與其化合物相關的腐蝕性氣體，即使提高厚度，也無法有效降低硫化腐蝕的發生，即便電子零件本身有做抗硫化腐蝕的設計，一旦選擇不合適的膠材，反而會加速電子產品發生硫化腐蝕失效的風險。

下表是採用相同樣本搭配不同的三防膠材，經硫化腐蝕試驗後，進行橫切面的掃描式電子顯微鏡分析之比較。可以看到，雖然膠材 B 的塗佈厚度比膠材 A 更厚，但是膠材 B 抗硫化腐蝕的能力卻更差。

三防膠	膠材 A	膠材 B
厚度	<30um	>100um
電子顯微鏡照片
抗硫化腐蝕的能力	優	劣

藉由宜特實驗室的硫化腐蝕驗證平台，不但可以協助選擇正確的膠材，亦可針對採用各種三防膠塗佈的電子產品，依照國際規範標準，並以實際終端環境的腐蝕程度搭配模擬使用年限，透過上述客製化的實驗設計，能夠協助廠商評估產品抵抗硫化腐蝕的壽命驗證。

本文出自 www.istgroup.com。

今年蘋果 WWDC 大會上發表的 Vision Pro，在市場上引起軒然大波。除此之外，蘋果新推出的 Mac Pro、Mac Studio 也都十分吸睛，他們的共同特點，就是我都買不起。他們的共同的特點，就是裏頭都搭載了 M 系列晶片。從 M2、M2 Max 到 M2 Ultra，除了強大的效能，其輕巧的設計，也讓這些裝置保持輕量。Vision Pro 的重量也可以維持維持在500g，不影響穿戴體驗。要在如此小的晶片中發揮跟電腦一樣效能，除了我們介紹過的 DUV 與 EUV 微縮顯影，一路從 7 奈米、5 奈米、3 奈米向下追尋外。在 M 系列這種系統晶片中，「先進封裝」技術，其實扮演更重要的角色，但到底「封裝」是什麼？它如何幫助 M2 達到高效能、小體積的成果？

晶片又更小了，摩爾定律依舊存在？

M2 晶片的效能已被消費者認可，一顆小小的晶片中，就同時包含了 8 核心 CPU、10 核心 GPU、16 核心的神經網路晶片以及記憶體，麻雀雖小，五臟俱全。這可說又是摩爾定律向前邁進的一步。

今年 3 月 24 日，Intel 共同創辦人戈登．摩爾，逝世於夏威夷的家中，享耆壽 94 歲。他生前提出的摩爾定律，在引領半導體產業發展近 60 年之後，也逐漸走向極限。摩爾定律預測，積體電路上的電晶體數目，在相同面積下，每隔約 18 個月數量就會增加一倍，晶片效能也會持續提升。

隨著晶片尺寸越來越小，似乎小到無法再小，「摩爾定律已死」的聲音越來越大。然而事實是，業界的領頭羊們如台積電、英特爾和三星等公司，依然認為摩爾定律可以延續下去，並且仍積極投入大量金錢、人力及資源，期盼能夠打贏這場奈米尺度的晶片戰爭。

打贏戰爭的方法，包含研發各式各樣的電晶體，例如鰭式場效電晶體（FinFET）、環繞式閘極（GAAFET）電晶體及互補式場效電晶體（CFET）；或是大手筆引進艾司摩爾開發的極紫外光（EUV）曝光機，在微縮顯影上做突破，這部分可以回去複習我們的這一集；除此之外，從材料下手也同步進行中，新興的半導體材料，像是過渡金屬二硫族化合物或奈米碳管。這些持續挑戰物理極限的方式稱為「深度摩爾定律（More Moore）」。

然而這條路可不是康莊大道，而是佈滿了荊棘，或是亂丟的樂高積木，先進製程開發的複雜度和投入資金呈指數型增加，且投資與回報往往不成正比。我們都知道「不要把雞蛋都放在同一個籃子裡」，同理，半導體巨擘們也開始找尋新解方，思索如何躺平，在不用縮小電晶體的情況下，提升晶片整體效能。

答案也並不難，既然在平面空間放不下更多電晶體了，那麼就把他們疊起來吧！如此一來，相同面積上的電晶體數量也等效的增加了。這就像是在城市裡，因為人口稠密而土地面積有限，因而公寓大廈林立，房子一棟蓋得比一棟高一樣。像這樣子不是以微縮電晶體，而是透過系統整合的方式，層層堆疊半導體電路以提升晶片效能的方法，屬於「超越摩爾定律（More than Moore）」，而其技術關鍵，就在於「封裝」。

什麼是封裝？

當一片矽晶圓經過了多重製程的加工後，我們會得到這張表面佈滿了成千上萬積體電路。別小看它，光是這一片的價值，可能就高達2萬美元！

然而這麼大片當然無法放進你的手機裡，還必須經過「封裝（packaging）」的步驟，才會搖身一變成為大家所熟知的半導體晶片。

簡單來說，封裝是一種技術，任務是把積體電路從晶圓上取下，放在載板上，讓積體電路可以與其他電路連接、交換訊號。整個封裝，大致可分為四步驟：切割、黏晶、打線、封膠。

首先，矽晶圓會被磨得更薄，並且切割成小塊，此時的積體電路稱為裸晶（die）；接著，將裸晶黏貼於載板（substrate）上，並以焊線連接裸晶及載版的金屬接點，積體電路便可跟外界傳遞或接收訊號了；最後，以環氧樹酯灌模成型，就完成我們熟知的晶片（chip），這個步驟主要在於保護裸晶及焊線，同時隔絕濕氣及幫助散熱。

Chiplet、傳統封裝與先進封裝

隨著晶片不斷追求高效能、低成本，還要滿足不同的需求，甚至希望在一個晶片系統中，同時包含多個不同功能的積體電路。這些積體電路規格、大小都不一樣，甚至可能在不同工廠生產、使用不同製程節點或不同半導體基材製作。例如蘋果的 M2 晶片，就是同時包含 CPU、GPU 和記憶體，另外，我們過去介紹過，google 陣營的 Tensor 晶片，也是在單一晶片系統中塞入了大大小小的晶片。這些在一個晶片系統中含有多個晶片的架構，稱為 Chiplet。

要做出 Chiplet，在傳統的封裝方式中，會將初步封裝過的數個晶片再次進行整合，形成一個功能更完整的模組，稱為系統級封裝 Sip（system in package）；另一個方法則是將數個裸晶透過單一載板相互連接完成封裝，這樣的作法叫做系統單晶片system on a chip （SoC），然而以這兩種方式製作需佔用較大的面積，更會因為晶片、裸晶間的金屬連線過長，造成資料傳輸延遲，不能達到高階晶片客戶如輝達、超微、蘋果等公司的需求。

為了解決問題，先進封裝就登場了，三維先進封裝以裸晶堆疊的方式，增加空間利用率並改善資料傳輸瓶頸的問題。與傳統封裝之間傳輸速度的差異，就好比是開車由台北至宜蘭，傳統封裝需行經九彎十八拐的台九線，而先進封裝則截彎取直，打通了連接兩地的雪山隧道，使得資料的來往變得更加便利且迅速。

先進封裝解決了什麼問題？

先進封裝最大的優勢，就是大幅縮短了不同裸晶間的金屬連導線距離，因此傳輸速度大為提升，也減少了傳輸過程中的功率損耗。舉例來說（下圖），傳統的 2D SoC，若是 A 電路要與 C 電路傳輸資料，則必須跨越整個系統的對角線距離；然而使用三維堆疊則能夠將 C 晶片放置於 A 晶片的上方，透過矽穿孔（through silicon via, TSV）技術貫穿減薄後的矽基板，以超高密度的垂直連導線連接兩個電路，兩者的距離從此由天涯變咫尺。

另一方面，三維堆疊也減少了面積的消耗，對於體積的增加則並不明顯，因此我們能夠期待，手機、平板、或是 Vision Pro 等頭顯未來除了功能更多以外，還會變得更加輕巧。

值得一提的是，先進封裝還能夠降低生產成本喔！由於三維堆疊在單位面積上，增加了等效電晶體數量，在晶片設計上可以考慮使用較成熟、成本更低的製程技術節點，並達到與使用單層先進技術節點並駕齊驅的效能。

先進封裝的技術挑戰

雖然，先進封裝提供了許多優勢。但作為新技術，當中依舊有許多仍待克服的問題與挑戰。

首先，先進封裝對於裸晶平整度以及晶片對準的要求很高，若是堆疊時不慎有接點沒有順利連接導通，就會造成良率的損失。再者，積體電路在運算時會產生能量損耗造成溫度升高，先進封裝拉近了裸晶間的距離，熱傳導會交互影響，大家互相取暖，造成散熱更加困難，輕則降低晶片效能，嚴重則能導致產品失效。

散熱問題在先進封裝中，目前還未完全解決，但可以透過熱學模擬、使用高熱導係數材料、或設計導熱結構等方式，做出最佳化的散熱設計。建立良率測試流程也非常重要，試想，如果在堆疊前沒有做好已知合格裸晶測試（known good die testing），因而誤將合格的 A 晶片與失效的 B 晶片接合，那麼不只是做出來的 3D IC 只能拿來當裝飾品，還白白損失了前面製程所花費的人力、物力及金錢！

良率與成本間的權衡，也是須探究的問題，如果想要保證最佳的良率，最好的方式是每道環節都進行測試，然而這麼做的話生產成本以及製造時間也會相應增加，因此要怎麼測試？在什麼時候測試？要做多少測試？就是一門相當深奧的學問了。

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