半導體廠奈米級的奇「積」！科學家挑戰突破電晶體大小的極限

今年蘋果 WWDC 大會上發表的 Vision Pro，在市場上引起軒然大波。除此之外，蘋果新推出的 Mac Pro、Mac Studio 也都十分吸睛，他們的共同特點，就是我都買不起。他們的共同的特點，就是裏頭都搭載了 M 系列晶片。從 M2、M2 Max 到 M2 Ultra，除了強大的效能，其輕巧的設計，也讓這些裝置保持輕量。Vision Pro 的重量也可以維持維持在500g，不影響穿戴體驗。要在如此小的晶片中發揮跟電腦一樣效能，除了我們介紹過的 DUV 與 EUV 微縮顯影，一路從 7 奈米、5 奈米、3 奈米向下追尋外。在 M 系列這種系統晶片中，「先進封裝」技術，其實扮演更重要的角色，但到底「封裝」是什麼？它如何幫助 M2 達到高效能、小體積的成果？

晶片又更小了，摩爾定律依舊存在？

M2 晶片的效能已被消費者認可，一顆小小的晶片中，就同時包含了 8 核心 CPU、10 核心 GPU、16 核心的神經網路晶片以及記憶體，麻雀雖小，五臟俱全。這可說又是摩爾定律向前邁進的一步。

今年 3 月 24 日，Intel 共同創辦人戈登．摩爾，逝世於夏威夷的家中，享耆壽 94 歲。他生前提出的摩爾定律，在引領半導體產業發展近 60 年之後，也逐漸走向極限。摩爾定律預測，積體電路上的電晶體數目，在相同面積下，每隔約 18 個月數量就會增加一倍，晶片效能也會持續提升。

隨著晶片尺寸越來越小，似乎小到無法再小，「摩爾定律已死」的聲音越來越大。然而事實是，業界的領頭羊們如台積電、英特爾和三星等公司，依然認為摩爾定律可以延續下去，並且仍積極投入大量金錢、人力及資源，期盼能夠打贏這場奈米尺度的晶片戰爭。

打贏戰爭的方法，包含研發各式各樣的電晶體，例如鰭式場效電晶體（FinFET）、環繞式閘極（GAAFET）電晶體及互補式場效電晶體（CFET）；或是大手筆引進艾司摩爾開發的極紫外光（EUV）曝光機，在微縮顯影上做突破，這部分可以回去複習我們的這一集；除此之外，從材料下手也同步進行中，新興的半導體材料，像是過渡金屬二硫族化合物或奈米碳管。這些持續挑戰物理極限的方式稱為「深度摩爾定律（More Moore）」。

然而這條路可不是康莊大道，而是佈滿了荊棘，或是亂丟的樂高積木，先進製程開發的複雜度和投入資金呈指數型增加，且投資與回報往往不成正比。我們都知道「不要把雞蛋都放在同一個籃子裡」，同理，半導體巨擘們也開始找尋新解方，思索如何躺平，在不用縮小電晶體的情況下，提升晶片整體效能。

答案也並不難，既然在平面空間放不下更多電晶體了，那麼就把他們疊起來吧！如此一來，相同面積上的電晶體數量也等效的增加了。這就像是在城市裡，因為人口稠密而土地面積有限，因而公寓大廈林立，房子一棟蓋得比一棟高一樣。像這樣子不是以微縮電晶體，而是透過系統整合的方式，層層堆疊半導體電路以提升晶片效能的方法，屬於「超越摩爾定律（More than Moore）」，而其技術關鍵，就在於「封裝」。

什麼是封裝？

當一片矽晶圓經過了多重製程的加工後，我們會得到這張表面佈滿了成千上萬積體電路。別小看它，光是這一片的價值，可能就高達2萬美元！

然而這麼大片當然無法放進你的手機裡，還必須經過「封裝（packaging）」的步驟，才會搖身一變成為大家所熟知的半導體晶片。

簡單來說，封裝是一種技術，任務是把積體電路從晶圓上取下，放在載板上，讓積體電路可以與其他電路連接、交換訊號。整個封裝，大致可分為四步驟：切割、黏晶、打線、封膠。

首先，矽晶圓會被磨得更薄，並且切割成小塊，此時的積體電路稱為裸晶（die）；接著，將裸晶黏貼於載板（substrate）上，並以焊線連接裸晶及載版的金屬接點，積體電路便可跟外界傳遞或接收訊號了；最後，以環氧樹酯灌模成型，就完成我們熟知的晶片（chip），這個步驟主要在於保護裸晶及焊線，同時隔絕濕氣及幫助散熱。

Chiplet、傳統封裝與先進封裝

隨著晶片不斷追求高效能、低成本，還要滿足不同的需求，甚至希望在一個晶片系統中，同時包含多個不同功能的積體電路。這些積體電路規格、大小都不一樣，甚至可能在不同工廠生產、使用不同製程節點或不同半導體基材製作。例如蘋果的 M2 晶片，就是同時包含 CPU、GPU 和記憶體，另外，我們過去介紹過，google 陣營的 Tensor 晶片，也是在單一晶片系統中塞入了大大小小的晶片。這些在一個晶片系統中含有多個晶片的架構，稱為 Chiplet。

要做出 Chiplet，在傳統的封裝方式中，會將初步封裝過的數個晶片再次進行整合，形成一個功能更完整的模組，稱為系統級封裝 Sip（system in package）；另一個方法則是將數個裸晶透過單一載板相互連接完成封裝，這樣的作法叫做系統單晶片system on a chip （SoC），然而以這兩種方式製作需佔用較大的面積，更會因為晶片、裸晶間的金屬連線過長，造成資料傳輸延遲，不能達到高階晶片客戶如輝達、超微、蘋果等公司的需求。

為了解決問題，先進封裝就登場了，三維先進封裝以裸晶堆疊的方式，增加空間利用率並改善資料傳輸瓶頸的問題。與傳統封裝之間傳輸速度的差異，就好比是開車由台北至宜蘭，傳統封裝需行經九彎十八拐的台九線，而先進封裝則截彎取直，打通了連接兩地的雪山隧道，使得資料的來往變得更加便利且迅速。

先進封裝解決了什麼問題？

先進封裝最大的優勢，就是大幅縮短了不同裸晶間的金屬連導線距離，因此傳輸速度大為提升，也減少了傳輸過程中的功率損耗。舉例來說（下圖），傳統的 2D SoC，若是 A 電路要與 C 電路傳輸資料，則必須跨越整個系統的對角線距離；然而使用三維堆疊則能夠將 C 晶片放置於 A 晶片的上方，透過矽穿孔（through silicon via, TSV）技術貫穿減薄後的矽基板，以超高密度的垂直連導線連接兩個電路，兩者的距離從此由天涯變咫尺。

另一方面，三維堆疊也減少了面積的消耗，對於體積的增加則並不明顯，因此我們能夠期待，手機、平板、或是 Vision Pro 等頭顯未來除了功能更多以外，還會變得更加輕巧。

值得一提的是，先進封裝還能夠降低生產成本喔！由於三維堆疊在單位面積上，增加了等效電晶體數量，在晶片設計上可以考慮使用較成熟、成本更低的製程技術節點，並達到與使用單層先進技術節點並駕齊驅的效能。

先進封裝的技術挑戰

雖然，先進封裝提供了許多優勢。但作為新技術，當中依舊有許多仍待克服的問題與挑戰。

首先，先進封裝對於裸晶平整度以及晶片對準的要求很高，若是堆疊時不慎有接點沒有順利連接導通，就會造成良率的損失。再者，積體電路在運算時會產生能量損耗造成溫度升高，先進封裝拉近了裸晶間的距離，熱傳導會交互影響，大家互相取暖，造成散熱更加困難，輕則降低晶片效能，嚴重則能導致產品失效。

散熱問題在先進封裝中，目前還未完全解決，但可以透過熱學模擬、使用高熱導係數材料、或設計導熱結構等方式，做出最佳化的散熱設計。建立良率測試流程也非常重要，試想，如果在堆疊前沒有做好已知合格裸晶測試（known good die testing），因而誤將合格的 A 晶片與失效的 B 晶片接合，那麼不只是做出來的 3D IC 只能拿來當裝飾品，還白白損失了前面製程所花費的人力、物力及金錢！

良率與成本間的權衡，也是須探究的問題，如果想要保證最佳的良率，最好的方式是每道環節都進行測試，然而這麼做的話生產成本以及製造時間也會相應增加，因此要怎麼測試？在什麼時候測試？要做多少測試？就是一門相當深奧的學問了。

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從小時候的底片相機，發展到數位相機，如今手機就能拍出許多高清又漂亮的照片，你知道都是多虧了 CIS 晶片嗎？

本文轉載自宜特小學堂〈CIS晶片遇到異常 求助無門怎麼辦〉，如果您對半導體產業新知有興趣，歡迎按下右邊的追蹤，就不會錯過宜特科技的最新文章！

CIS 晶片又稱 CMOS 影像感測器（CMOS Image Sensor），最早是在 1963 年由美國一家半導體公司發明出來的積體電路設計，隨著時代進步，廣泛應用在數位攝影的感光元件中。而人們對攝影鏡頭解析度需求不斷增加，渴望拍出更精美的畫質。

CIS 已從早期數十萬像素，一路朝億級像素邁進，有賴於摩爾定律（Moore’s Law）在半導體微縮製程地演進，使得訊號處理能力顯著提升。如今的 CIS 已經不僅適用於消費型電子產品，在醫療檢測、安防監控領域等應用廣泛，近幾年智慧電車興起，先進駕駛輔助系統（ADAS, Advanced Driver. Assistance Systems）已成為新車的安全標配，未來車用 CIS 的市場更是潛力無窮。

然而，越精密、越高階的 CIS 晶片由於結構比較薄，加上特殊的 3D 堆疊結構，使得研發難度大大提升，當遇到異常（Defect）現象時，想透過分析找出故障的真因也更為困難了。

本文將帶大家認識三大晶片架構，並以案例說明當 CIS 晶片遇到異常，到底我們可以利用那些工具或手法，成功 DEBUG？

一、認識 CIS 三大晶片架構

現今 CIS 晶片架構，可概分為三大類，（一）前照式（Front Side illumination，簡稱FSI）；（二）背照式 （Back Side illumination，簡稱 BSI）；（三）堆疊式 CIS（Stacked CIS）：

（一）前照式（FSI）CIS

為使 CIS 晶片能符合半導體製程導入量產，最初期的 CIS 晶片為前照式 (Front Side illumination，簡稱 FSI) CIS；其感光路徑係透過晶片表面進行收光，不過，前照式 CIS 在效能上的最大致命傷為感光路徑會因晶片的感光元件上方金屬層干擾，而造成光感應敏度衰減。

（二）背照式（BSI）CIS

為使 CIS 晶片能有較佳的光感應敏度，背照式（Back Side illumination ，簡稱 BSI）CIS 技術應運而生。此類型產品的感光路徑，係由薄化至數微米後晶片背面進行收光，藉此大幅提升光感應能力。

而 BSI CIS 的前段製程與 FSI CIS 類似，主要差別在於後段晶片對接與薄化製程。BSI CIS 的製程是在如同 FSI CIS 一般製程後，會將該 CIS 晶片正面與 Carrier wafer 對接。對接後的晶片再針對 CIS 晶片背面進行 Backside grinding 製程至數微米厚度以再增進收光效率，即完成 BSI CIS。

（三）堆疊式（Stacked）CIS

隨著智慧型手機等消費電子應用的蓬勃發展，人們對於拍攝影像的影像處理功能需求也大幅增加，使製作成本更親民與晶片效能更能有效提升，利用晶圓級堆疊技術，將較成熟製程製作的光感測元件（Sensor Chip）晶片，與由先進製程製作、能提供更強大計算能力的特殊應用 IC（Application Specific Integrated Circuit，簡稱 ASIC）晶片、或是再進一步與記憶體（DRAM）晶片進行晶圓級堆疊後，便可製作出兼具高效能與成本效益的堆疊式 CIS（Stacked CIS）晶片（圖一），也是目前最主流的晶片結構。

二、如何找堆疊式（Stacked）CIS 晶片的異常點（Defect）呢?

介紹完三大類 CIS 架構，我們就來進入本文重點：「如何找到堆疊式（Stacked）CIS 晶片的異常點（Defect）?」

由於這類型的 CIS 晶片結構相對複雜，在進行破壞性分析前，需透過電路專家電路分析或熱點（Hot Spot）故障分析，鎖定目標、縮小範圍在 Stacked CIS 晶片中的其一晶片後，針對可疑的失效點／失效層，進行該 CIS 樣品破壞性分析，方可有效地呈現失效點的失效狀態以進行進一步的預防修正措施。

接著，我們將分享宜特故障分析實驗室，是如何（一）利用電性熱點定位；（二）移除非鎖定目標之晶粒（Die），並針對鎖定目標晶粒（Die）逐層分析；（三）電性量測分析；（四）超音波顯微鏡（SAT）分析等四大分析手法交互應用，進行 Stacked CIS 晶片進行故障分析，順利找到異常點（Defect）。

（一）透過電性熱點定位找故障點（Hot Spot）

當CIS晶片具有高阻值（High Resistance）、短路（Short）、漏電（Leakage）或是功能失效（Function Failure）等電性失效時，可依據不同的電性失效模式，經由直流通電或上測試板通電，並透過選擇適合的電性故障分析（EFA, Electrical Failure Analysis）工具來進行電性定位分析。

包括雷射光束電阻異常偵測（Optical Beam Induced Resistance Change，簡稱 OBIRCH）、熱輻射異常偵測顯微鏡（Thermal EMMI）（圖二）、砷化鎵銦微光顯微鏡（InGaAs），藉由故障點定位設備找出可能的異常熱點（Hot Spot）位置，以利後續的物性故障（PFA, Physical Failure Analysis）分析。

（二）移除非鎖定目標之晶粒，並針對鎖定目標晶粒逐層分析

接著，依照上述電性分析縮小可能的異常範圍至光感測元件晶片、ASIC 或記憶體晶片區後，根據 Stacked CIS 晶片堆疊的結構特性，需先將其一側的矽基材移除，方可進行逐層去除（Layer by layer），或層層檢查。

再者，透過特殊分析手法，移除不需保留的晶粒結構，進而露出目標晶粒之最上層金屬層（圖三）。接著，透過逐層去除（Layer by layer），最終在金屬層第一層（Metal 1）找到燒毀現象的異常點（defect） （圖四）。

（三）電性量測分析：導電性原子力顯微鏡（C-AFM, Conductive Atomic Force Microscopy）與奈米探針系統（Nano-prober）的應用

當逐層去除（Layer by Layer）過程當中，除利用電子顯微鏡（SEM） 於故障點區域進行 VC（Voltage Contrast）的電性確認與金屬導線型態觀察外，亦可搭配導電原子力顯微鏡（Conductive Atomic Force Microscopy，簡稱C-AFM）快速掃描該異常區域，以獲得該區域電流分布圖（Current map）（圖五），並量測該接點對矽基板（Si Substrate）的電性表現，進而確認該區域是否有漏電 / 開路等電性異常問題。

在完成C-AFM分析後，若有相關疑似異常路徑需要進一步進行電性量測與定位，可使用奈米探針電性量測(Nano-Prober)進行更精準的異常點定位分析，包括電子束感應電流（EBIC , Electron Beam Induced Current）、電子束吸收電流（EBAC, Electron Beam Absorbed Current）、與電子束感應阻抗偵測（EBIRCH , Electron Beam Induced Resistance Change）等定位法。而Nano-Prober亦可針對電晶體進行電性量測，如Vt、 IdVg、IdVd等基本參數獲取（圖六）。

當透過上述分析手法精準找到異常點後，亦可再透過雙束聚焦離子束（Dual-beam FIB，簡稱DB-FIB）或是穿透式電子顯微鏡（Transmission Electron Microscopy，簡稱TEM）來對異常點進行結構確認，以釐清失效原因（圖七）。

（四）超音波顯微鏡（Scanning Acoustic Tomography，簡稱SAT）分析：於背照式（BSI）／堆疊式（Stacked）CIS晶圓對接製程的應用

超音波顯微鏡（SAT）

超音波顯微鏡（SAT）為藉由超音波於不同密度材料反射速率及回傳能量不同的特性來進行分析，當超音波遇到不同材料的接合介面時，訊號會部分反射及部分穿透，但當超音波遇到空氣（空隙）介面時，訊號則會 100% 反射，機台就會接收這些訊號組成影像。

在背照式（BSI）與堆疊式（Stacked）CIS 製程中晶圓與晶圓對接（bonding）製程中，SAT 可作為偵測晶圓與晶圓之間接合不良造成存在空隙的重要利器（圖八）。

半導體堆疊技術的蓬勃發展，加上人們對影像感測器在消費性電子、車用電子、安控系統等應用，功能需求大幅度增加，CIS 未來將繼續進化，無論是晶圓級對接的製程穩定度分析，或是堆疊式（Stacked）CIS 故障分析，都可以透過宜特實驗室豐富的分析手法，與一站式整合服務精準地分析、加速產品開發、改善產品品質。

除了線材，市場上也到處可看到標榜使用氮化鎵、可支援大電流快充的充電頭。但為什麼之前充電速度一直快不起來呢？為什麼現在要改用氮化鎵呢？快充能變得更快更快更快嗎？

快充加速了充電速度

在快充出來以前，我們的智慧型手機充電器，功率大約是 5 瓦特（W）或是 2.5 瓦特，現在最夯的的氮化鎵快充頭功率則高達 65 瓦特，相差了 13 倍，理想上充電時間也會縮短為十三分之一。

實際上，這幾年快充的發展速度可能比想像的還要快上許多。

還記得在 21 世紀的 Nokia 3310 嗎？其功率僅 4.56 瓦特，而蘋果一直到 2014 年的 iPhone6 才支援更快的 10 瓦特快充。然而，現在不僅已經出現不少支援 50 瓦特以上快充的手機，今年二月中國手機品牌 realme 推出的 GT Neo5，甚至出現 240 瓦特的超快充技術，是目前充電最快的智慧型手機。

提升充電器功率的關鍵

從過去到現在，充電器不僅功率大幅提升，充電器的大小同時也縮小了許多。過去的線性充電器，除了有條細細長長的尾巴外，最大的特徵就是不僅大、充電時還會發熱的變壓器；為了將市電的 110V 交流電轉為手機可以使用的 5V 直流電，就需要變壓器協助降壓。

變壓器的發熱來源來自內部占了絕大部分體積的線圈，在電路學中被稱為「電感器」。輸入與輸出的線路會以線圈的形式綑在一組鐵芯上，兩端的線圈數量十分關鍵，線圈數量的比值就是兩側電壓的放大大小；若想從 110V 變成 5V，則為輸入的線圈圈數是輸出的 22 倍，那麼輸出的電壓就會減少 22 倍。

在變壓的過程中，輸入端的線圈與鐵芯就像一顆大電磁鐵，讓磁通量通過鐵芯，將能量傳到輸出線圈，輸出線圈則會因為電磁感應，產生相同頻率但電壓不同的交流電，完成降壓。只要再把 5V 交流電轉成 5V 的直流電，就可以幫手機充電啦。

聰明的你應該已經想到，提升充電功率的關鍵就在於——線圈數量。

如果希望變壓器的輸出提升，必須在維持線圈比值的情況下，等比例增加輸入與輸出端的線圈數量；更多的線圈就意味更多的磁通量能透過鐵芯傳到另一端，更多的能量也隨之傳遞。但如此一來，早已被塞滿的變壓器，為了塞進更多的線圈就只能繼續增加充電器的體積，還會因能量耗損放出大量的熱。

若想提升功率，又能減少電感器大小，最好的方法就是——增加工作頻率。

透過「高頻變壓器」的幫忙，將原先市電 60 赫茲的頻率提升到 50K 赫茲，被轉為高頻的交流電再進行變壓，如此一來就能降低能量損耗，所需的電感器大小也會大幅降低。

然而，要注意的是，要想改變交流電的頻率，是無法直接轉換的。要先將交流電轉為直流電，再經由特殊的「開關」電路將直流電轉為特定頻率的交流電；這類型的充電器就被稱為「開關充電器」，現在的智慧型手機就是使用開關充電器。

救世主材料

但隨著手機電池容量不斷增加，手機充電效率的需求永無止盡，充電器又開始一個比一個大。

不是繼續提升工作頻率就好了嗎？那是因為，我們遇到了「矽的極限」。

開關電路中將直流轉為交流的關鍵，就是我們熟知的半導體元件電晶體。裡頭的原料過去都以我們熟知的矽為主，然而以矽為材料的半導體工作頻率極限僅在 100k 以下，如果超過 100k，轉換效率會大幅下降，更有嚴重的能量浪費問題。

解決的方法就是：尋找下一個材料。沒錯，就是最近最夯半導體的——氮化鎵（GaN）；其能隙是矽的 3 倍，電子遷移率為 1.1 倍，崩潰電壓極限則有 10 倍。

顯然，氮化鎵擁有更良好的電特性，還能在高頻、高電壓的環境下工作，使用氮化鎵為材料的快充頭因此誕生！氮化鎵最高的工作頻率是 1000K，是矽的 10 倍，除了讓變壓器的電感線圈能再次縮小，連帶縮小充電頭的體積；亦能降低能耗並減少電容與散熱器的大小，成為好攜帶的快充豆腐頭。

到這裡，或許你會想問，提高充電效率應該不只有換材料一條路吧？還會有更快的充電技術出現嗎？

當然會的；和矽相比，氮化鎵仍有很大的研究性。

而且不僅手機，就以現在市面上正夯的電動車來說，也需要快充技術支援，來減少充電時所需要的時間；為應對龐大的充電市場需求，綜觀整個半導體材料的發展歷史，已經有許多材料問世。除了氮化鎵，還包括矽、鍺、三五族半導體「砷化鎵」（GaAs）、「磷化銦」（InP），以及化合物半導體「碳化矽」（SiC）；在能源產業中，又以氮化鎵和碳化矽的發展最令人期待。

氮化鎵與碳化矽的未來與挑戰

不論以技術發展還是成本考量，這兩位成員還不會那麼快取代矽的地位。

兩者應用的範圍也不完全相同。氮化鎵擁有極高的工作頻率，在高頻的表現佳，並且耐輻射、耐高溫，除了運用在充電技術內外，在高功率 5G 基地台、航空通訊、衛星通訊也都將大展身手。碳化矽則在高溫及高電壓下擁有良好的穩定性，尤其在未來電動車快充的需求增加，1000 伏特以上的充電需求，將使得僅能承受 600 伏特的矽半導體無法負荷，預期將接手電動車中的關鍵元件。

兩者看來潛力無窮，但目前在製程上仍需克服許多問題；如：材料介面的晶格缺陷及成本考量；在它們能像矽材料應用在各方領域之前，還需要投入更多研發能量。

但令人興奮的是，駛向下個半導體世代的鳴笛聲已經響起，不論是台積電、晶圓大廠環球晶，國內外各家半導體大廠，都早以搭上這班列車。不同的材料也意味著，從磊晶、製程、元件設計、晶圓製造都將迎來改變，陸續也有廠商開始使用 AI 輔助設計氮化鎵半導體元件。

未來半導體與科技產業將迎來何種轉變，就讓我們拭目以待吧！

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