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矽光子開發遇到什麼瓶頸?

宜特科技_96
・2025/11/18 ・2114字 ・閱讀時間約 4 分鐘

本文轉載自宜特小學堂〈矽光子開發為何這麼難?驗證手法是關鍵〉,如果您對半導體產業新知有興趣,歡迎按下右邊的追蹤,就不會錯過宜特科技的最新文章!

談到「漏電」,你一定很熟悉;但「漏光」呢?在積體電路(Electrical Integrated Circuit, 簡稱EIC)的世界,短路、開路、金屬遷移,是工程師每天要面對的課題。然而,當「光」也被整合進晶片,遊戲規則就完全不同了。

在矽光子積體光路((Photonic Integrated Circuit, 簡稱PIC)的世界,要處理的不是電子,而是光子:耦合損耗、波導裂縫、散射與吸收,都可能成為隱形殺手。你不再只檢查電流是否順利通過,而是要量測不同波長下的衰減(Insertion Loss)、偏振依賴性(PDL),甚至追蹤隱藏在波導裡的漏光點。

在邁向 CPO(Co-Packaged Optics,共同封裝光學)的道路上,幾乎所有研發團隊都深有同感:前一步才剛突破設計,下一步卻又卡在測試或封裝。從漏光、光損,到可靠度與良率,每個環節出錯都可能拖慢你的進度。

矽光子開發為何卡關?

從宜特實際接案經驗來看,依照製程順序,可歸納出五大痛點:

  1. PIC 前段驗證不足:

由於缺乏PIC晶片封裝前的 Pre-test 介面,加上 Die-to-Die 對位精度難以掌握,往往導致後段整合良率下降。

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  1. 光學元件可靠度驗證難以量化: 

目前矽光子產品在可靠度驗證上存在兩大挑戰:一是光電二極體(Photodiode, PD,光檢測器)缺乏可程控、多通道的老化測試平台,導致其在高功率或長時間操作下的壽命特性難以量化;二是光學元件在進行溫度循環、濕熱、震動或灰塵等可靠度試驗時,對於Insertion Loss(IL,光損耗或插入損耗)的變化缺乏明確數據,也讓研發團隊在長期可靠度驗證上面臨更大風險。

  1. 晶片切割(Die Saw)s風險高: 

對於 Low-K 材料的 PIC 晶片而言,切割過程容易產生邊緣崩裂(chipping)與結構損傷,影響後續的可靠度與性能

  1. 缺陷分析與 CP 測試困難:

光損熱點與漏光位置難以快速定位,而波導、耦合器、調變器等結構缺陷的分析亦缺乏精準工具

  1. CPO 封裝挑戰嚴峻:

在 PIC、EIC 與 FAU (Fiber Array Unit) 的組裝過程中,封裝翹曲(warpage)問題常導致良率降低,成為工程師迫切需要突破的瓶頸以上這些問題,宜特早已準備好解答。從 Substrate/Socket 設計、光及電測試可靠度驗證結構分析,我們都可提供標準化、可擴充的測試方案,完整支援你的矽光子開發流程。

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Q1:PIC 在封裝前要怎麼測?沒有介面怎麼辦?
A1:很多團隊因為缺乏 Pre-test 介面,只能等到正式封裝後才知道結果,風險很大。宜特能設計客製化 Substrate 與 Chip Bonding 流程,支援晶片在封裝前就能進行高速光測試;同時透過精準 Die-to-Die 對位,幫助工程師在驗證階段就把握良率關鍵。

Q2:光檢測器(PD)怎麼模擬高功率與長期使用情境?
A2:多數客戶苦於沒有多通道、可程控的平台,無法進行長期老化測試。宜特打造定電流、定電壓模組,可同時測試多組PD。可程控雷射源,模擬高功率工作環境。並能提供完整的長期壽命驗證,針對光老化、PD stress 提供完整解決方案,確保 PD 元件的穩定度。

Q3:光學元件的可靠度要怎麼量化?IL 變化沒有標準依據怎麼辦?
A3:在溫度循環、濕熱、震動或落塵等可靠度測試中,IL 變化往往難以界定。宜特建立了全系列可靠度測試流程(TCT、熱循環、震動、落塵…),並以 IL 變化作為Pass/Fail判斷,讓風險數據化,設計決策更有依據。

Q4:遇到光損熱點或波導缺陷,該如何快速找到問題?
A4:傳統檢測常像「黑盒子」,缺陷難以被精準定位。宜特與光晶片量測設備商光焱展開合作,導入Enlitech NightJar光學檢測平台,透過晶圓層級光損 mapping,不只能找到漏光位置,此平台更能量化光衰數值並精準定位異常區域。同時,我們也能針對耦合器、波導、調變器與 PD 進行深度結構分析,完全攤開隱藏缺陷。

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Q5:CPO 封裝與晶片切割最怕良率掉,該怎麼避免?
A5:PIC + EIC + FAU 的組裝常因封裝翹曲(warpage) 而降低良率。宜特提供組裝前 Warpage 量測,在問題放大前預防風險。另外針對 Low-K PIC 晶片切割,我們具備雷射溝槽(Laser Grooving)和精密刀片切割(Blade Dicing,簡稱BD)技術,有效降低邊緣崩裂(chipping),提升晶片良率與可靠度。

少走彎路,才能快一步從電路跨向光路

隨著 AI 伺服器與高速交換器需求飆升,業界將加速導入 CPO(Co-Packaged Optics)與光電整合 (EIC+PIC) 的應用。宜特矽光子驗證一站式解決方案,從設計、光電測試、可靠度驗證到封裝挑戰,不僅協助你縮短研發時程,更確保每一步都有數據依據,少走彎路。

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停工即停薪:如何證明你的時間值多少?車禍背後的認知 x 情緒 x 金錢 x 法律大混戰
鳥苷三磷酸 (PanSci Promo)_96
・2026/01/09 ・3351字 ・閱讀時間約 6 分鐘

本文與 PAMO車禍線上律師 合作,泛科學企劃執行

走在台灣的街頭,你是否發現馬路變得越來越「急躁」?滿街穿梭的外送員、分秒必爭的多元計程車,為了拚單量與獎金,每個人都在跟時間賽跑 。與此同時,拜經濟發展所賜,路上的豪車也變多了 。

這場關於速度與金錢的博弈,讓車禍不再只是一場意外,更是一場複雜的經濟算計。PAMO 車禍線上律師施尚宏律師在接受《思想實驗室 video podcast》訪談時指出,我們正處於一個交通生態的轉折點,當「把車當生財工具」的職業駕駛,撞上了「將車視為珍貴資產」的豪車車主,傳統的理賠邏輯往往會失靈 。

在「停工即停薪」(有跑才有錢,沒跑就沒收入)的零工經濟時代,如果運氣不好遇上車禍,我們該如何證明自己的時間價值?又該如何在保險無法覆蓋的灰色地帶中全身而退?

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如果運氣不好遇上車禍,我們該如何證明自己的時間價值?/ 圖片來源: Nano Banana

薪資證明的難題:零工經濟者的「隱形損失」

過去處理車禍理賠,邏輯相對單純:拿出公司的薪資單或扣繳憑單,計算這幾個月的平均薪資,就能算出因傷停工的「薪資損失」。

但在零工經濟時代,這套邏輯卡關了!施尚宏律師指出,許多外送員、自由接案者或是工地打工者,他們的收入往往是領現金,或者分散在多個不同的 App 平台中 。更麻煩的是,零工經濟的特性是「高度變動」,上個月可能拚了 7 萬,這個月休息可能只有 0 元,導致「平均收入」難以定義 。

這時候,律師的角色就不只是法條的背誦者,更像是一名「翻譯」。

施律師解釋「PAMO車禍線上律師的工作是把外送員口中零散的『跑單損失』,轉譯成法官或保險公司聽得懂的法律語言。」 這包括將不同平台(如 Uber、台灣大車隊)的流水帳整合,或是找出過往的接單紀錄來證明當事人的「勞動能力」。即使當下沒有收入(例如學生開學期間),只要能證明過往的接單能力與紀錄,在談判桌上就有籌碼要求合理的「勞動力減損賠償 」。

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PAMO車禍線上律師的工作是把外送員口中零散的『跑單損失』,轉譯成法官或保險公司聽得懂的法律語言 / 圖片來源: Nano Banana

300 萬張罰單背後的僥倖:你的直覺,正在害死你

根據警政署統計,台灣交通違規的第一名常年是「違規停車」,一年可以開出約 300 萬張罰單 。這龐大的數字背後,藏著兩個台灣駕駛人最容易誤判的「直覺陷阱」。

陷阱 A:我在紅線違停,人還在車上,沒撞到也要負責? 許多人認為:「我人就在車上,車子也沒動,甚至是熄火狀態。結果一台機車為了閃避我,自己操作不當摔倒了,這關我什麼事?」

施律師警告,這是一個致命的陷阱。「人在車上」或「車子沒動」在法律上並不是免死金牌 。法律看重的是「因果關係」。只要你的違停行為阻礙了視線或壓縮了車道,導致後方車輛必須閃避而發生事故,你就可能必須背負民事賠償責任,甚至揹上「過失傷害」的刑責 。 

數據會說話: 台灣每年約有 700 件車禍是直接因違規停車導致的 。這 300 萬張罰單背後的僥倖心態,其巨大的代價可能是人命。

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陷阱 B:變換車道沒擦撞,對方自己嚇到摔車也算我的? 另一個常年霸榜的肇事原因是「變換車道不當」 。如果你切換車道時,後方騎士因為嚇到而摔車,但你感覺車身「沒震動、沒碰撞」,能不能直接開走?

答案是:絕對不行。

施律師強調,車禍不以「碰撞」為前提 。只要你的駕駛行為與對方的事故有因果關係,你若直接離開現場,在法律上就構成了「肇事逃逸」。這是一條公訴罪,後果遠比你想像的嚴重。正確的做法永遠是:停下來報警,釐清責任,並保留行車記錄器自保 。

正確的做法永遠是:停下來報警,釐清責任,並保留行車記錄器自保 。/ 圖片來源: Nano Banana

保險不夠賠?豪車時代的「超額算計」

另一個現代駕駛的惡夢,是撞到豪車。這不僅是因為修車費貴,更因為衍生出的「代步費用」驚人。

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施律師舉例,過去撞到車,只要把車修好就沒事。但現在如果撞到一台 BMW 320,車主可能會主張修車的 8 天期間,他需要租一台同等級的 BMW 320 來代步 。以一天租金 4000 元計算,光是代步費就多了 3 萬多塊 。這時候,一般人會發現「全險」竟然不夠用。為什麼?

因為保險公司承擔的是「合理的賠償責任」,他們有內部的數據庫,只願意賠償一般行情的修車費或代步費 。但對方車主可能不這麼想,為了拿到這筆額外的錢,對方可能會採取「以刑逼民」的策略:提告過失傷害,利用刑事訴訟的壓力(背上前科的恐懼),迫使你自掏腰包補足保險公司不願賠償的差額 。

這就是為什麼在全險之外,駕駛人仍需要懂得談判策略,或考慮尋求律師協助,在保險公司與對方的漫天喊價之間,找到一個停損點 。

談判桌的最佳姿態:「溫柔而堅定」最有效?

除了有單據的財損,車禍中最難談判的往往是「精神慰撫金」。施律師直言,這在法律上沒有公式,甚至有點像「開獎」,高度依賴法官的自由心證 。

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雖然保險公司內部有一套簡單的算法(例如醫療費用的 2 到 5 倍),但到了法院,法官會考量雙方的社會地位、傷勢嚴重程度 。在缺乏標準公式的情況下,正確的「態度」能幫您起到加分效果。

施律師建議,在談判桌上最好的姿態是「溫柔而堅定」。有些人會試圖「扮窮」或「裝兇」,這通常會有反效果。特別是面對看過無數案件的保險理賠員,裝兇只會讓對方心裡想著:「進了法院我保證你一毛都拿不到,準備看你笑話」。

相反地,如果你能客氣地溝通,但手中握有完整的接單紀錄、醫療單據,清楚知道自己的底線與權益,這種「堅定」反而能讓談判對手買單,甚至在證明不足的情況下(如外送員的開學期間收入),更願意採信你的主張 。

車禍不只是一場意外,它是認知、情緒、金錢與法律邏輯的總和 。

在這個交通環境日益複雜的時代,無論你是為了生計奔波的職業駕駛,還是天天上路的通勤族,光靠保險或許已經不夠。大部分的車禍其實都是小案子,可能只是賠償 2000 元的輕微擦撞,或是責任不明的糾紛。為了這點錢,要花幾萬塊請律師打官司絕對「不划算」。但當事人往往會因為資訊落差,恐懼於「會不會被告肇逃?」、「會不會留案底?」、「賠償多少才合理?」而整夜睡不著覺 。

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PAMO看準了這個「焦慮商機」, 推出了一種顛覆傳統的解決方案——「年費 1200 元的訂閱制法律服務 」。

這就像是「法律界的 Netflix」或「汽車強制險」的概念。PAMO 的核心邏輯不是「代打」,而是「賦能」。不同於傳統律師收費高昂,PAMO 提倡的是「大腦武裝」,當車禍發生時,線上律師團提供策略,教你怎麼做筆錄、怎麼蒐證、怎麼判斷對方開價合不合理等。

施律師表示,他們的目標是讓客戶在面對不確定的風險時,背後有個軍師,能安心地睡個好覺 。平時保留好收入證明、發生事故時懂得不亂說話、與各方談判時掌握對應策略 。

平時保留好收入證明、發生事故時懂得不亂說話、與各方談判時掌握對應策略 。 / 圖片來源: Nano Banana

從違停的陷阱到訂閱制的解方,我們正處於交通與法律的轉型期。未來,挑戰將更加嚴峻。

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當 AI 與自駕車(Level 4/5)真正上路,一旦發生事故,責任主體將從「駕駛人」轉向「車廠」或「演算法系統」 。屆時,誰該負責?怎麼舉證?

但在那天來臨之前,面對馬路上的豪車、零工騎士與法律陷阱,你選擇相信運氣,還是相信策略? 先「武裝好自己的大腦」,或許才是現代駕駛人最明智的保險。

PAMO車禍線上律師官網:https://pse.is/8juv6k 

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「光」革新突破半導體極限 矽光子晶片即將上陣
宜特科技_96
・2024/09/22 ・3810字 ・閱讀時間約 7 分鐘

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矽光子是近年熱門議題,晶圓大廠計劃將先進封裝整合 CPO 及矽光子技術,預計兩年後完成並投入應用。早在 2020 年,Intel  就指出矽光子將是先進封裝發展的關鍵,如今矽光子已真正成為半導體產業的核心研發方向。面對這次「電」轉「光」的新革命,您準備好了嗎?

本文轉載自宜特小學堂〈光革新突破半導體極限 矽光子晶片即將上陣〉,如果您對半導體產業新知有興趣,歡迎按下右邊的追蹤,就不會錯過宜特科技的最新文章!

隨著半導體積體電路技術的不斷發展,我們見證了摩爾定律的演進,元件尺寸的微縮和新材料的應用,都是為了提高單位面積內的元件數量,以加速 IC 的運算速度,同時改善散熱效能和節省能源。然而,隨著尺寸的微縮接近物理極限,製程技術面臨挑戰,良率問題也隨之浮現。

因應這一挑戰,專家開始探索將不同功能的 IC 集合成單一晶片、採用 3D 堆疊封裝技術等新途徑,但這些技術的核心仍然是用金屬線連接各個元件。自從晶片問世以來,「電子」一直是主要的訊號傳輸媒介,它的傳輸速度直接決定了晶片的性能。近年來高效能運算(HPC)、人工智慧(AI)、雲端數據等需求爆炸性成長,如何能突破限制實現更高效能的傳輸呢?於是大家把目光轉向了「光子」,藉由更快速的「光子」引入,是否可以加快元件的運作呢?

什麼是矽光子(Silicon photonics,簡稱 SiPh)?

矽光子(Silicon photonics,簡稱 SiPh) 是一種結合電子與光子的技術,是將光路微縮成一小片晶片,利用光波導在晶片內傳輸光信號。若能將處理光訊號的光波導元件整合到矽晶片上,同時處理電訊號和光訊號,便可達到縮小元件尺寸、減少耗能、降低成本的目標,但目前矽光子仍有許多技術難題需克服。

光通訊運用的「光纖」系統,能於世界各地以每秒數萬億 bit 的速度傳送數據,1968 年貝爾實驗室工程師很早就想到了。到了 21 世紀初發現光子技術不僅能在國與國之間做數據的傳遞,亦可在數據中心甚至是 CPU 之間,乃至於在晶片與晶片之間做數據傳輸。之所以採用「光」是因為玻璃(SiO2)對於光來說是透明的,不會發生干擾的現象,基本上,可以透過在 SiO2 中,結合能夠傳遞電磁波的光波導(Waveguide)通路來高速地傳輸數據。

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而矽(Si)材料的折射率(Refractive index)對比在紅外線的波長下高達 3.5,這也意味著,它比許多其他光學中所用的材料,更能有效地控制光的彎折或減速。一般光學傳輸的波長是 1.3 和 1.55 微米,在這兩個波段下矽材料不會吸收光線,因此光線能夠直接穿透矽材料。這種相容性使矽基設備能夠長距離傳輸大量數據,不會明顯失去訊號。

因此,矽光子技術透過原本 CMOS 矽(Si)的成熟技術,結合光子元件製程,可以使處理器核心之間的資料傳輸速度提高數百倍以上,且耗能更低;CPO(共同封裝光學)則是利用矽光子技術,將光通訊元件和交換器做整合,放在同一個模組內,這樣能縮短傳輸路徑,並在高速傳輸時,降低延遲與功耗。現今各大廠的目標是透過CPO和矽光子,實現更高效的光電封裝整合,大幅提升傳輸性能。

除了前面提到高效運算跟人工智慧需求不斷增加,光學雷達、生醫感測也非常適合使用光子元件,世界前幾大 IC 製造商都相繼發表矽光子是未來 IC 技術的關鍵及趨勢,本文將與大家分享相關文獻,了解矽光子元件組成與決定效能的關鍵。

矽光子元件組成,材料以「鍺」為首選

矽光子元件的基本組成是使用能將「光」轉換成「電」訊號的 p-i-n diode(PIN二極體)光電偵測器,加上傳輸訊號的光波導(Wave guide)與電訊號轉成光子的調變器(Modulator)、耦合器(Coupler)等所組合成的一個單晶片,斷面的結構大致如圖一所示。

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圖一:完整的 CEA LETI 矽光子單晶片平台用於結合被動和主動作用元件的橫剖面示意圖。[1]

其中最關鍵的製造技術即在圖一最右側 PIN 二極體,首選的半導體材料為鍺(Ge),因為鍺具有準直接能隙(Quasi-Direct band gap)且僅有 0.8eV 小於光子能量,能夠有效吸收光並轉換成電訊號,並且對於光的吸收係數很高,更適合用於光電偵測器,是一種非常好的取代材料。

PIN 是由一組高摻雜P (p+)型區和N (n+)型區之間夾著一層本質(Intrinsic)區所組成。在負偏壓下二極體的空乏寬度(Depletion width, Wd)會擴展至整個本質層。如圖二下能帶結構所示,當入射到本質層中的光子被吸收後,於導電和價電帶間產生電子–電洞對的漂移而形成電流。在矽光子元件的研發中最重要的方向,就是在不影響常規 CMOS 元件的特性下透過調整光電偵測器 PIN 的製程,且能使效能與頻寬達到最佳化。

圖二:PIN 二極體與負偏壓下受光效應產生的能帶結構示意圖。[2]

如何辨別 Ge-PIN 的品質?

先以圖三簡單的說明一顆單晶片的設計,Ge-PIN 光電偵測器與 Si -光波導的相對位置,(a)圖為剖面結構示意圖,光波導位於本質層下方,(b)圖為正面 Layout。

圖三:光子元件中 PIN 偵測器與光波導之(a)剖面結構相對位置圖,(b)為正面 Layout。[3]

因為 Ge-PIN 的品質差異會影響到偵測器的光電效能,鍺(Ge)的磊晶製程與 矽(Si)之間會有晶格不匹配與離子植入產生的差排缺陷等影響品質,圖四是Ge-PIN藉由穿透式電子顯微鏡(TEM)的觀察,可以明顯看出在本質層(Intrinsic)與 P 區均呈現亮區,代表沒有明顯缺陷,反觀在右側的 N 區則呈現暗灰色,這應該是源自於離子植入製程所產生的晶格缺陷。(延伸閱讀:破解半導體差排軌跡  TEM 技術找出晶片漏電真因

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圖四:TEM 觀察 Ge-PIN 的斷面結構影像。[4]

此外,藉由 EDS 來分析波導中的矽(Si)是否有朝向 Ge-PIN 擴散的情形。圖五為鍺(Ge)層中沿著波導方向矽(Si)的含量分佈。矽(Si)摩爾百分比從接觸窗(Window)最高約 35%,向輸入側減少至低於 EDS 檢測極限的 2%,約是在 11mm 的位置處,表示發生明顯的擴散現象。

圖五:EDS 分析從接觸窗(0mm)到光電偵測器的輸入端(15mm)矽(Si)的分佈。[5]

如何觀察影響光電偵測器效能空乏區寬度的大小?

矽光子元件主要是採用與矽基產品相同的 CMOS製程,藉由掃描電容顯微鏡(SCM)的分析技術可以量測 PIN 在不同製程條件下,觀察本質層中空乏區寬度(Wd)的變化,圖六說明經由 SCM 二維載子分布圖(Mapping)影像以及從一維載子線分佈(Line Profile),分別能區分 P/N 接面(Junction)的位置與 Wd 的示意圖。

圖六:PIN 的斷面 SCM 2D  載子 mapping  影像與 1D line profile。 [6]

圖七:在圖三(B)中 x3 位置的斷面 SCM (a)2D mapping 影像與(b)1D Line profile。 [7]

在圖三中 X3 與 X4 兩位置區域的剖面 SCM 一維載子分布的結果於圖八中,可以量得 p/n 接面位置偏移了約 215nm (兩條虛線間距)。上述都是透過 SCM,可觀測出空乏區寬度(Wd)的變化,而空乏區的寬度決定電流流過的多寡,將會直接影響到元件品質與性能。

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圖八:SCM 一維載子分布圖顯示 X3 和  X4 兩位置之間的 p/n 接面位置的偏移。[8]

本文中談到離子植入產生的晶格缺陷或是矽波導朝向本質層擴散現象,以及 N/P dopant 擴散速率的差異影響 Wd 寬度等,這些要素皆決定了矽光子元件的品質,都是目前研發單晶片矽光子製程技術,所需面對的課題。

此外,在設計 Waveguide 材料或形狀,以及其他相關製程的研發中,均可藉由奈米材料分析技術如 TEM、EDS 與 SCM 等,宜特科技擁有大量材料分析實戰經驗,可以提供客戶有效的濃度分布的數據分析,並以此依據改善研發製程細節。

事實上,現有相關矽光子產品大多是將數位交換晶片與光收發模組(Transceiver)利用先進封裝包裝在一起,就是使用我們前面所說的 CPO(Co-Packaged Optics)的方式來商品化,但這種產品仍有能耗與體積的問題,未來採用「矽光子單晶片」才能真正達到短小節能的目標,矽光子技術可以提供高速、節能的整合解決方案,從而徹底改變資料中心、人工智慧、電信、感測和成像以及生物醫學應用等行業。

宜特科技長期觀察半導體產業趨勢,我們認為儘管矽光子技術存在整合和設備製造相關的挑戰,相信各家大廠仍會持續加速研發腳步,在全球共同努力下,突破摩爾定律關鍵技術的誕生終將指日可待。

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本文出自 宜特科技

參考文獻

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