新 iPad 螢幕成功的「幕後功臣」，才不是你想像的那樣

半導體產業崛起，我們常聽到「能隙」這個名詞，到底能隙是什麼？能隙越寬的材料又代表什麼意義呢？
近幾年 5G、電動車、AI 蓬勃發展，新聞常說要靠第三類的「寬能隙半導體」發展，到底寬能隙半導體在紅什麼？我們一起來了解吧！

本文轉載自宜特小學堂〈第三類寬能隙半導體到底在紅什麼？〉，如果您對半導體產業新知有興趣，歡迎按下右邊的追蹤，就不會錯過宜特科技的最新文章！

什麼是能隙（Band Gap）？寬能隙又是「寬」在哪裡？

身為理組學生或是工程師，甚至是關心科技產業的一般人，對於「能隙」兩字一定不陌生，但你了解什麼是能隙嗎？

能隙基本上要用量子物理的理論來跟大家說明，「能帶（Band）」的劃分主要為低能帶區的「價電能帶」（Valence Band，簡稱 VB），與高能帶區「導電能帶」（Conduction Band，簡稱 CB）的兩種，在 VB 與 CB 之間即是一個所謂的能帶間隙（Band Gap，簡稱 BG），簡稱「能隙」。

金屬材料能夠導電，主要是因為電子都位於高能的（CB）區域內，電子可自由流動；而半導體材料在常溫下，主要電子是位於低能的（VB）區域內而無法流動，當受熱或是獲得足夠大於能隙（BG）的能量時，價電能帶內電子就可克服此能障躍遷至導電能帶，就形成了導電特性。

我們都知道功率等於電流與電壓加乘的正比關係，在高功率元件（Power device）的使用上如果半導體材料的能隙越寬，元件能承受的電壓、電流和溫度都會大幅提升。大眾所熟知的第一類半導體材料——矽（Si）能隙為 1.12 eV，具有成熟的技術與低成本優勢，廣泛應用於消費性電子產品；第二類半導體材料——砷化鎵（GaAs） 能隙為 1.43eV，相比第一類擁有高頻、抗輻射的特性，因此被廣泛應於在通訊領域。

為什麼需要用到第三類寬能隙半導體（Wide Band Gap，WBG）？

由於近年地球暖化與碳排放衍生的環保問題日益嚴重，世界各國都以節能減碳、綠色經濟為共同的首要發展方向，石化能源必須逐步減少並快速導入綠能節電的應用，因此不論是日常用品、交通運輸或軍事太空都逐步以高能效、低能耗為目標。

歐洲議會在 2023 年通過新法提高減碳目標，為 2030 年減碳 55% 的目標鋪路。國際能源署（IEA）也強建議各國企業在 2050 年前達到「淨零排放」，甚至有傳聞歐盟將通過燃油車禁售令，不論是考量環保或經濟，全球企業的綠色轉型勢在必行。因此在科技發展日新月異的同時，要兼顧大幅提升與改善現有的能源，已是大勢所趨。

目前半導體原料最大宗，是以第一類的矽（Si）晶圓的生產製造為主，但是以低能隙的半導體材料為基礎的產品，物理特性已到達極限，在溫度、頻率、功率皆無法突破，所以具備耐高溫高壓、高能效、低能耗的第三類寬能隙半導體（Wide Band Gap，WBG）就在此背景之下因應而生。

現在有哪些的寬能隙（WBG）材料?

那麼有哪些更佳的寬能隙材料呢？目前市場所談的第三類半導體是指碳化矽（SiC）和氮化鎵（GaN），第三類寬能隙半導體可以提升更高的操作電壓，產生更大的功率並降低能損，相較矽元件的體積也能大幅縮小。
Si 與 C 的化合物碳化矽（SiC）材料能隙可大於 3.0eV；Ga 與 N 或 O 的化合物氮化鎵（GaN）或氧化鎵（Ga₂O₃）能隙也分別高達 3.4eV 與 4.9eV，大家可能沒想到的是鑽石的能隙更高達 5.4eV。

氮化鎵（GaN）或氧化鎵（Ga₂O₃），雖然分別在 LED 照明或是紫外光的濾光光源，已經應用一段時間，但受限於這類半導體材料的特性，其實生產過程充滿了挑戰。例如：要製作 SiC 的單晶晶棒，相較 Si 晶棒的生產困難且時間緩慢很多，以及 GaN 與 Si 晶圓的晶格不匹配時，容易生成差排缺陷（Dislocation Defect）等問題必須克服，導致長久以來相關的製程開發困難及花費高昂，但第三類半導體市場潛力無窮，對於各國大廠來說仍是兵家必爭之地。

寬能隙半導體運用在那些產品上？

現在知名大廠如意法半導體、英飛凌、羅姆等，對寬能隙材料的實際運用均有相當大的突破，如氮化鎵（GaN）在以 Si 或 SiC 為基板的產品已陸續發表，而我們最常接觸到的產品，就是市售的快速充電器，採用的就是 GaN on Si 材料製作的高功率產品。

除了功率提升，因為溫度與熱效應可大幅降低，元件就可以大幅縮小，充電器體積也更加玲瓏小巧，除了已商品化的快充電源領域，第三類半導體在 AI、高效能運算、電動車等等領域的應用也是未來可期。

（延伸閱讀：泛科學—快充怎麼做到又小又快？ 半導體材料氮化鎵，突破工作頻率極限）

現行以矽基材料為主的高功率產品，多以絕緣閘雙極電晶體（IGBT）或金氧半場效電晶體（MOSFET）為主，下圖可以看到各種功率元件、模組與相關材料應用的範圍，傳統 IGBT 高功率模組大約能應用至一百千瓦（100Kw）以上，但速度卻無法提升至一百萬赫茲（1MHz）。而 GaN 材料雖然速度跟得上，但功率卻無法達到更高的一千瓦（1kW）以上，必須改用 SiC 的材料。

SiC 具有比 Si 更好的三倍導熱率，使得元件體積又可以更小，這些特性使它更適合應用在電動車領域。特斯拉的 model3 也從原先的 IGBT ，改成使用意法半導體生產的 SiC 功率元件，應用在其牽引逆變器（Traction inverter）、直流電交互轉換器與充電器（DC-to-DC converter & on-board charger），能夠提高電能使用效率與降低能損。

在未來更高的電力能源需求下，車載裝置除了基本要具備高功率，還需要極高速的充電能力來因應電力補充，車用充電樁、5G 通訊基地台、交通運輸工具、甚至衛星太空站等更大的電力能源需求，相關的電流傳輸轉換，電傳速度的要求以及降低能損，就必須邁向更有效率的寬能隙材料著重進行開發，超高功率的 SiC 元件模組需求亦會水漲船高。

寬能隙半導體在開發生產階段，需進行那些驗證分析？

根據宜特的觀察，晶圓代工廠與功率 IDM 廠商正持續努力研究與開發。不過，新半導體材料在開發初期，會有許多需要進行研發驗證的狀況，近年我們已協助多家寬能隙半導體（WBG）產業的開發與生產驗證。

比如磊晶製程相關的結構或缺陷分析，就可以藉由雙束聚焦離子束（Dual beam FIB）製備剖面樣品並進行尺寸量測或成分分析（EDS），亦可搭配穿透式電子顯微鏡（TEM）進行奈米級的缺陷觀察；擴散區域的分析可經由樣品研磨製備剖面後，進行掃描式電子顯微鏡（SEM）觀察以及掛載在原子力顯微鏡 （AFM） 上的偵測模組-掃描式電容顯微鏡（SCM）判別摻雜區域的型態與尺寸量測。

下圖為 SiC 的元件分析擴散區摻雜的型態，我們可以先用 SEM 觀察井區（Well）的分布位置，再經由 SCM 判斷上層分別有 N 與 P 型 Well 以及磊晶層（EPI） 為 N 型。

另外在摻雜元素及濃度的分析，則可透過二次離子質譜分析儀（SIMS）的技術，下圖 GaN on Si 的元件，先用雙束聚焦離子束（Dual beam FIB）進行剖面成份分析（EDS）判斷磊晶區域的主要成份之後，提供 SIMS 參考再進行摻雜元素 Mg 定量分析濃度的結果，作為電性調整的依據。

除了上述介紹 WBG 元件結構的解析之外，其它產品也都可以透過宜特實驗室專業材料分析及電性、物性故障分析來尋求解答，包括因應安全要求更高的產品可靠度測試與評估，藉由宜特可以提供更完整與全方位的驗證服務。

希望透過本文介紹，讓大家對第三類半導體有更進一步的了解，近期被稱為第四類半導體的氧化鎵（Ga₂O₃）也逐漸躍上檯面，它相較於第三類半導體碳化矽（SiC）與氮化鎵（GaN），基板製作更加容易，材料也能承受更高電壓的崩潰電壓與臨界電場，半導體材料的發展絕對是日新月異，也代表未來會有更多令人期待的新發現。

本文出自 www.istgroup.com。

今年蘋果 WWDC 大會上發表的 Vision Pro，在市場上引起軒然大波。除此之外，蘋果新推出的 Mac Pro、Mac Studio 也都十分吸睛，他們的共同特點，就是我都買不起。他們的共同的特點，就是裏頭都搭載了 M 系列晶片。從 M2、M2 Max 到 M2 Ultra，除了強大的效能，其輕巧的設計，也讓這些裝置保持輕量。Vision Pro 的重量也可以維持維持在500g，不影響穿戴體驗。要在如此小的晶片中發揮跟電腦一樣效能，除了我們介紹過的 DUV 與 EUV 微縮顯影，一路從 7 奈米、5 奈米、3 奈米向下追尋外。在 M 系列這種系統晶片中，「先進封裝」技術，其實扮演更重要的角色，但到底「封裝」是什麼？它如何幫助 M2 達到高效能、小體積的成果？

晶片又更小了，摩爾定律依舊存在？

M2 晶片的效能已被消費者認可，一顆小小的晶片中，就同時包含了 8 核心 CPU、10 核心 GPU、16 核心的神經網路晶片以及記憶體，麻雀雖小，五臟俱全。這可說又是摩爾定律向前邁進的一步。

今年 3 月 24 日，Intel 共同創辦人戈登．摩爾，逝世於夏威夷的家中，享耆壽 94 歲。他生前提出的摩爾定律，在引領半導體產業發展近 60 年之後，也逐漸走向極限。摩爾定律預測，積體電路上的電晶體數目，在相同面積下，每隔約 18 個月數量就會增加一倍，晶片效能也會持續提升。

隨著晶片尺寸越來越小，似乎小到無法再小，「摩爾定律已死」的聲音越來越大。然而事實是，業界的領頭羊們如台積電、英特爾和三星等公司，依然認為摩爾定律可以延續下去，並且仍積極投入大量金錢、人力及資源，期盼能夠打贏這場奈米尺度的晶片戰爭。

打贏戰爭的方法，包含研發各式各樣的電晶體，例如鰭式場效電晶體（FinFET）、環繞式閘極（GAAFET）電晶體及互補式場效電晶體（CFET）；或是大手筆引進艾司摩爾開發的極紫外光（EUV）曝光機，在微縮顯影上做突破，這部分可以回去複習我們的這一集；除此之外，從材料下手也同步進行中，新興的半導體材料，像是過渡金屬二硫族化合物或奈米碳管。這些持續挑戰物理極限的方式稱為「深度摩爾定律（More Moore）」。

然而這條路可不是康莊大道，而是佈滿了荊棘，或是亂丟的樂高積木，先進製程開發的複雜度和投入資金呈指數型增加，且投資與回報往往不成正比。我們都知道「不要把雞蛋都放在同一個籃子裡」，同理，半導體巨擘們也開始找尋新解方，思索如何躺平，在不用縮小電晶體的情況下，提升晶片整體效能。

答案也並不難，既然在平面空間放不下更多電晶體了，那麼就把他們疊起來吧！如此一來，相同面積上的電晶體數量也等效的增加了。這就像是在城市裡，因為人口稠密而土地面積有限，因而公寓大廈林立，房子一棟蓋得比一棟高一樣。像這樣子不是以微縮電晶體，而是透過系統整合的方式，層層堆疊半導體電路以提升晶片效能的方法，屬於「超越摩爾定律（More than Moore）」，而其技術關鍵，就在於「封裝」。

什麼是封裝？

當一片矽晶圓經過了多重製程的加工後，我們會得到這張表面佈滿了成千上萬積體電路。別小看它，光是這一片的價值，可能就高達2萬美元！

然而這麼大片當然無法放進你的手機裡，還必須經過「封裝（packaging）」的步驟，才會搖身一變成為大家所熟知的半導體晶片。

簡單來說，封裝是一種技術，任務是把積體電路從晶圓上取下，放在載板上，讓積體電路可以與其他電路連接、交換訊號。整個封裝，大致可分為四步驟：切割、黏晶、打線、封膠。

首先，矽晶圓會被磨得更薄，並且切割成小塊，此時的積體電路稱為裸晶（die）；接著，將裸晶黏貼於載板（substrate）上，並以焊線連接裸晶及載版的金屬接點，積體電路便可跟外界傳遞或接收訊號了；最後，以環氧樹酯灌模成型，就完成我們熟知的晶片（chip），這個步驟主要在於保護裸晶及焊線，同時隔絕濕氣及幫助散熱。

Chiplet、傳統封裝與先進封裝

隨著晶片不斷追求高效能、低成本，還要滿足不同的需求，甚至希望在一個晶片系統中，同時包含多個不同功能的積體電路。這些積體電路規格、大小都不一樣，甚至可能在不同工廠生產、使用不同製程節點或不同半導體基材製作。例如蘋果的 M2 晶片，就是同時包含 CPU、GPU 和記憶體，另外，我們過去介紹過，google 陣營的 Tensor 晶片，也是在單一晶片系統中塞入了大大小小的晶片。這些在一個晶片系統中含有多個晶片的架構，稱為 Chiplet。

要做出 Chiplet，在傳統的封裝方式中，會將初步封裝過的數個晶片再次進行整合，形成一個功能更完整的模組，稱為系統級封裝 Sip（system in package）；另一個方法則是將數個裸晶透過單一載板相互連接完成封裝，這樣的作法叫做系統單晶片system on a chip （SoC），然而以這兩種方式製作需佔用較大的面積，更會因為晶片、裸晶間的金屬連線過長，造成資料傳輸延遲，不能達到高階晶片客戶如輝達、超微、蘋果等公司的需求。

為了解決問題，先進封裝就登場了，三維先進封裝以裸晶堆疊的方式，增加空間利用率並改善資料傳輸瓶頸的問題。與傳統封裝之間傳輸速度的差異，就好比是開車由台北至宜蘭，傳統封裝需行經九彎十八拐的台九線，而先進封裝則截彎取直，打通了連接兩地的雪山隧道，使得資料的來往變得更加便利且迅速。

先進封裝解決了什麼問題？

先進封裝最大的優勢，就是大幅縮短了不同裸晶間的金屬連導線距離，因此傳輸速度大為提升，也減少了傳輸過程中的功率損耗。舉例來說（下圖），傳統的 2D SoC，若是 A 電路要與 C 電路傳輸資料，則必須跨越整個系統的對角線距離；然而使用三維堆疊則能夠將 C 晶片放置於 A 晶片的上方，透過矽穿孔（through silicon via, TSV）技術貫穿減薄後的矽基板，以超高密度的垂直連導線連接兩個電路，兩者的距離從此由天涯變咫尺。

另一方面，三維堆疊也減少了面積的消耗，對於體積的增加則並不明顯，因此我們能夠期待，手機、平板、或是 Vision Pro 等頭顯未來除了功能更多以外，還會變得更加輕巧。

值得一提的是，先進封裝還能夠降低生產成本喔！由於三維堆疊在單位面積上，增加了等效電晶體數量，在晶片設計上可以考慮使用較成熟、成本更低的製程技術節點，並達到與使用單層先進技術節點並駕齊驅的效能。

先進封裝的技術挑戰

雖然，先進封裝提供了許多優勢。但作為新技術，當中依舊有許多仍待克服的問題與挑戰。

首先，先進封裝對於裸晶平整度以及晶片對準的要求很高，若是堆疊時不慎有接點沒有順利連接導通，就會造成良率的損失。再者，積體電路在運算時會產生能量損耗造成溫度升高，先進封裝拉近了裸晶間的距離，熱傳導會交互影響，大家互相取暖，造成散熱更加困難，輕則降低晶片效能，嚴重則能導致產品失效。

散熱問題在先進封裝中，目前還未完全解決，但可以透過熱學模擬、使用高熱導係數材料、或設計導熱結構等方式，做出最佳化的散熱設計。建立良率測試流程也非常重要，試想，如果在堆疊前沒有做好已知合格裸晶測試（known good die testing），因而誤將合格的 A 晶片與失效的 B 晶片接合，那麼不只是做出來的 3D IC 只能拿來當裝飾品，還白白損失了前面製程所花費的人力、物力及金錢！

良率與成本間的權衡，也是須探究的問題，如果想要保證最佳的良率，最好的方式是每道環節都進行測試，然而這麼做的話生產成本以及製造時間也會相應增加，因此要怎麼測試？在什麼時候測試？要做多少測試？就是一門相當深奧的學問了。

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從小時候的底片相機，發展到數位相機，如今手機就能拍出許多高清又漂亮的照片，你知道都是多虧了 CIS 晶片嗎？

本文轉載自宜特小學堂〈CIS晶片遇到異常 求助無門怎麼辦〉，如果您對半導體產業新知有興趣，歡迎按下右邊的追蹤，就不會錯過宜特科技的最新文章！

CIS 晶片又稱 CMOS 影像感測器（CMOS Image Sensor），最早是在 1963 年由美國一家半導體公司發明出來的積體電路設計，隨著時代進步，廣泛應用在數位攝影的感光元件中。而人們對攝影鏡頭解析度需求不斷增加，渴望拍出更精美的畫質。

CIS 已從早期數十萬像素，一路朝億級像素邁進，有賴於摩爾定律（Moore’s Law）在半導體微縮製程地演進，使得訊號處理能力顯著提升。如今的 CIS 已經不僅適用於消費型電子產品，在醫療檢測、安防監控領域等應用廣泛，近幾年智慧電車興起，先進駕駛輔助系統（ADAS, Advanced Driver. Assistance Systems）已成為新車的安全標配，未來車用 CIS 的市場更是潛力無窮。

然而，越精密、越高階的 CIS 晶片由於結構比較薄，加上特殊的 3D 堆疊結構，使得研發難度大大提升，當遇到異常（Defect）現象時，想透過分析找出故障的真因也更為困難了。

本文將帶大家認識三大晶片架構，並以案例說明當 CIS 晶片遇到異常，到底我們可以利用那些工具或手法，成功 DEBUG？

一、認識 CIS 三大晶片架構

現今 CIS 晶片架構，可概分為三大類，（一）前照式（Front Side illumination，簡稱FSI）；（二）背照式 （Back Side illumination，簡稱 BSI）；（三）堆疊式 CIS（Stacked CIS）：

（一）前照式（FSI）CIS

為使 CIS 晶片能符合半導體製程導入量產，最初期的 CIS 晶片為前照式 (Front Side illumination，簡稱 FSI) CIS；其感光路徑係透過晶片表面進行收光，不過，前照式 CIS 在效能上的最大致命傷為感光路徑會因晶片的感光元件上方金屬層干擾，而造成光感應敏度衰減。

（二）背照式（BSI）CIS

為使 CIS 晶片能有較佳的光感應敏度，背照式（Back Side illumination ，簡稱 BSI）CIS 技術應運而生。此類型產品的感光路徑，係由薄化至數微米後晶片背面進行收光，藉此大幅提升光感應能力。

而 BSI CIS 的前段製程與 FSI CIS 類似，主要差別在於後段晶片對接與薄化製程。BSI CIS 的製程是在如同 FSI CIS 一般製程後，會將該 CIS 晶片正面與 Carrier wafer 對接。對接後的晶片再針對 CIS 晶片背面進行 Backside grinding 製程至數微米厚度以再增進收光效率，即完成 BSI CIS。

（三）堆疊式（Stacked）CIS

隨著智慧型手機等消費電子應用的蓬勃發展，人們對於拍攝影像的影像處理功能需求也大幅增加，使製作成本更親民與晶片效能更能有效提升，利用晶圓級堆疊技術，將較成熟製程製作的光感測元件（Sensor Chip）晶片，與由先進製程製作、能提供更強大計算能力的特殊應用 IC（Application Specific Integrated Circuit，簡稱 ASIC）晶片、或是再進一步與記憶體（DRAM）晶片進行晶圓級堆疊後，便可製作出兼具高效能與成本效益的堆疊式 CIS（Stacked CIS）晶片（圖一），也是目前最主流的晶片結構。

二、如何找堆疊式（Stacked）CIS 晶片的異常點（Defect）呢?

介紹完三大類 CIS 架構，我們就來進入本文重點：「如何找到堆疊式（Stacked）CIS 晶片的異常點（Defect）?」

由於這類型的 CIS 晶片結構相對複雜，在進行破壞性分析前，需透過電路專家電路分析或熱點（Hot Spot）故障分析，鎖定目標、縮小範圍在 Stacked CIS 晶片中的其一晶片後，針對可疑的失效點／失效層，進行該 CIS 樣品破壞性分析，方可有效地呈現失效點的失效狀態以進行進一步的預防修正措施。

接著，我們將分享宜特故障分析實驗室，是如何（一）利用電性熱點定位；（二）移除非鎖定目標之晶粒（Die），並針對鎖定目標晶粒（Die）逐層分析；（三）電性量測分析；（四）超音波顯微鏡（SAT）分析等四大分析手法交互應用，進行 Stacked CIS 晶片進行故障分析，順利找到異常點（Defect）。

（一）透過電性熱點定位找故障點（Hot Spot）

當CIS晶片具有高阻值（High Resistance）、短路（Short）、漏電（Leakage）或是功能失效（Function Failure）等電性失效時，可依據不同的電性失效模式，經由直流通電或上測試板通電，並透過選擇適合的電性故障分析（EFA, Electrical Failure Analysis）工具來進行電性定位分析。

包括雷射光束電阻異常偵測（Optical Beam Induced Resistance Change，簡稱 OBIRCH）、熱輻射異常偵測顯微鏡（Thermal EMMI）（圖二）、砷化鎵銦微光顯微鏡（InGaAs），藉由故障點定位設備找出可能的異常熱點（Hot Spot）位置，以利後續的物性故障（PFA, Physical Failure Analysis）分析。

（二）移除非鎖定目標之晶粒，並針對鎖定目標晶粒逐層分析

接著，依照上述電性分析縮小可能的異常範圍至光感測元件晶片、ASIC 或記憶體晶片區後，根據 Stacked CIS 晶片堆疊的結構特性，需先將其一側的矽基材移除，方可進行逐層去除（Layer by layer），或層層檢查。

再者，透過特殊分析手法，移除不需保留的晶粒結構，進而露出目標晶粒之最上層金屬層（圖三）。接著，透過逐層去除（Layer by layer），最終在金屬層第一層（Metal 1）找到燒毀現象的異常點（defect） （圖四）。

（三）電性量測分析：導電性原子力顯微鏡（C-AFM, Conductive Atomic Force Microscopy）與奈米探針系統（Nano-prober）的應用

當逐層去除（Layer by Layer）過程當中，除利用電子顯微鏡（SEM） 於故障點區域進行 VC（Voltage Contrast）的電性確認與金屬導線型態觀察外，亦可搭配導電原子力顯微鏡（Conductive Atomic Force Microscopy，簡稱C-AFM）快速掃描該異常區域，以獲得該區域電流分布圖（Current map）（圖五），並量測該接點對矽基板（Si Substrate）的電性表現，進而確認該區域是否有漏電 / 開路等電性異常問題。

在完成C-AFM分析後，若有相關疑似異常路徑需要進一步進行電性量測與定位，可使用奈米探針電性量測(Nano-Prober)進行更精準的異常點定位分析，包括電子束感應電流（EBIC , Electron Beam Induced Current）、電子束吸收電流（EBAC, Electron Beam Absorbed Current）、與電子束感應阻抗偵測（EBIRCH , Electron Beam Induced Resistance Change）等定位法。而Nano-Prober亦可針對電晶體進行電性量測，如Vt、 IdVg、IdVd等基本參數獲取（圖六）。

當透過上述分析手法精準找到異常點後，亦可再透過雙束聚焦離子束（Dual-beam FIB，簡稱DB-FIB）或是穿透式電子顯微鏡（Transmission Electron Microscopy，簡稱TEM）來對異常點進行結構確認，以釐清失效原因（圖七）。

（四）超音波顯微鏡（Scanning Acoustic Tomography，簡稱SAT）分析：於背照式（BSI）／堆疊式（Stacked）CIS晶圓對接製程的應用

超音波顯微鏡（SAT）

超音波顯微鏡（SAT）為藉由超音波於不同密度材料反射速率及回傳能量不同的特性來進行分析，當超音波遇到不同材料的接合介面時，訊號會部分反射及部分穿透，但當超音波遇到空氣（空隙）介面時，訊號則會 100% 反射，機台就會接收這些訊號組成影像。

在背照式（BSI）與堆疊式（Stacked）CIS 製程中晶圓與晶圓對接（bonding）製程中，SAT 可作為偵測晶圓與晶圓之間接合不良造成存在空隙的重要利器（圖八）。

半導體堆疊技術的蓬勃發展，加上人們對影像感測器在消費性電子、車用電子、安控系統等應用，功能需求大幅度增加，CIS 未來將繼續進化，無論是晶圓級對接的製程穩定度分析，或是堆疊式（Stacked）CIS 故障分析，都可以透過宜特實驗室豐富的分析手法，與一站式整合服務精準地分析、加速產品開發、改善產品品質。