本文轉載自宜特小學堂〈 AI 晶片設計面臨的三大可靠度挑戰 如何突破〉，如果您對半導體產業新知有興趣，歡迎按下右邊的追蹤，就不會錯過宜特科技的最新文章！
AI 熱持續延燒，確保晶片的品質與可靠度是研發關鍵。而 AI 晶片會面臨到三大可靠度挑戰：超高功耗、超低電壓與異質整合，工程師該怎麼迎戰？
2024 年 5 月 OpenAI 與 Google 日前於最新發表會中，揭曉了旗艦模型「GPT-4o」與「Project Astra」。當使用者與其對話時，不但可相互傳輸文字、圖像和音訊，甚至另一端的機器人還可以透過手機螢幕，描述出使用者身處的環境，並從使用者的口吻中，判斷出使用者的情緒，聊到開心之處甚至還會大笑和歌唱，溝通上完全就跟真人如出一轍。2024 年 12 月 OpenAI 的影像生成模型Sora 也終於正式上線，用戶只需要輸入文字描述或上傳圖片，就能在短時間內生成高品質的影像，可預期未來 AI 模組持續進化後，能讓影片更加維妙維肖、真假難辨。
「GPT-4o」與「Project Astra」發布會。圖／OpenAI、Google
AI 人工智慧技術是透過模擬人腦的類神經網路，經過深度學習，取得物件特徵參數，產生模擬人腦的判斷能力。這看似艱深的 AI 技術，早已走進大眾的日常生活，從生成式內容、自動駕駛、智能家居到醫療保健，從金融到製造業甚至國防等…應用廣泛且深具潛力。今年 1 月美國政府更是宣布將加強限制 AI 晶片與技術出口，這項措施顯示 AI 技術舉足輕重的地位，它將成為推動產業發展的重要引擎。
除了演算法與大數據不斷進化，在硬體方面， AI 晶片則依不同應用領域，不斷往高效能、高頻寬或低耗電等特性演進。但這些特性同時也跟 AI 晶片的效能、壽命息息相關，甚至會造成 AI 晶片可靠度試驗設計的設備與手法面臨到極大挑戰。宜特可靠度驗證實驗室在本文將歸納出 AI 晶片最常見的三大挑戰，並逐一說明解決辦法。
AI 晶片最常見的三大挑戰
雲端 AI 晶片的超高功耗挑戰：熱消散與熱平衡能力
資料中心的雲端 AI 晶片肩負著人工智慧深度學習的重任，因此必須具備極高的運算效能，這也意味著它們將耗費大量電能，單顆晶片耗電量甚至超過 200W（瓦），隨之產生的高熱會加速晶片老化。對於一年必須 365 天不間斷運作的雲端運算 AI 晶片，因老化而產生的可靠度問題就必須審慎評估。
可靠度測試的原理是透過抽樣（Sampling）一定數量的 IC 進行實驗，以預估整個母體的生命週期與故障機率。通常會抽樣 77 顆晶片進行測試。而當這 77 顆功耗高達數百瓦的晶片，在單一台可靠度系統設備做 1000 小時的可靠度測試時，會產生上萬瓦的功率熱能，嚴格考驗了可靠度測試系統的「熱消散」與「熱平衡」能力。
唯有精準控制熱消散與熱平衡，才能確保每顆晶片在執行不同運算模式時，晶片能維持穩定的PN接面溫度（Junction 溫度（Tj）），如此一來，才能準確預測 IC 的生命週期。因此，如何有效消散並控制高效能雲端 AI 晶片所產能的熱能，是 IC 可靠度實驗設計中面臨的重大挑戰之一。
終端 AI 晶片的超低電壓挑戰：多組系統電源需求，挑戰可靠度測試極限與硬體解決方案
終端 AI 晶片除了需要高運算效能外，還必須具備「低耗電特性」，以滿足應用環境的需求。例如，行動裝置、物聯網（IoT）裝置、無人機及電動車自駕輔助等，皆仰賴電池供電，因此低功耗設計至關重要。
隨著半導體製程不斷進步，在相同邏輯閘數下的動態電流越來越省電，但尺寸微縮的物理特性效應，卻導致電晶體靜態漏電流隨之增加。根據摩爾定律，每兩年電晶體的面積可縮小一半，但這並不代表無法讓晶片的功耗密度減半，反之，相同面積的晶片將會消耗比以往更大的電流。為了降低功耗，除了採用低工作電壓設計之外，多工作電壓與多閘極電壓的設計也十分常見。然而，對於可靠度測試系統而言，動輒 10 組以上的系統電源需求，考驗著可靠度設備電源數目的極限。
同時，1V 或甚至低於 1V 的主電源（core power）低工作電壓，將使得 IC 電源的餘裕度（power margin）縮小，電路板上的電壓降（power IR drop）或者電源漣波（power ripple），更容易造成 IC 可靠度測試出錯。電壓降不僅發生在主電源，因為主電源的降低，部分邏輯閘訊號源（Pattern）電壓準位，也需要同步降低，這進一步造成硬體設計與測試上的困難，在在考驗著可靠度測試系統能力與硬體設計。
因此規劃一個符合終端 AI 晶片需求的高溫工作壽命（High Temperature Operating Life，簡稱HTOL）可靠度測試環境，從設備選擇、PCB 電路板模擬與製作，各種細節與設計上的考量，皆必須較一般邏輯 IC 更為嚴謹。
異質整合挑戰：熱消散路徑複雜化
異質整合（heterogeneous integration）是 AI 晶片中的一項重要技術。為了加快不同晶片間的傳輸頻寬，不同製程的異質晶片被整合在一個封裝內，常見的有高帶寬記憶體（High Bandwidth Memory，簡稱HBM）、感測器（sensor）、微機電系統（Micro-Electro-Mechanical Systems，簡稱MEMS）和天線（antenna）等。經由矽通孔（Through-Silicon Via，簡稱TSV）、重分佈層（Redistribution Layer，簡稱RDL）、凸塊（bump）和中介層（interposer）等製程手法，這些晶片可以並排或堆疊起來。這將大幅度提升異質晶片間的資料傳遞效率，並降低耗電量。
但是，這種複雜的異質封裝堆疊架構，熱產生與熱消散路徑亦隨之複雜，例如，較大功耗晶片不一定位在封裝中心位置，各個晶片厚度亦可能不盡相同，這將使得晶片產生的熱消散與熱感測方式不同於傳統封裝，如何在可靠度測試時正確量測與監控晶片溫度變得更具挑戰。
綜上所述，如何面對熱消散與熱平衡能力、測試系統的電壓極限，以及異質整合的熱消散路徑複雜化，是在進行可靠度設計驗證時，必須克服的關鍵。對此，宜特可靠度驗證實驗室提出如下建議。
如何克服 AI 晶片的可靠度挑戰
利用液態冷卻系統，穩定控制高功耗 AI 晶片產生的熱能
散熱設計功率（Thermal Design Power，簡稱TDP），是 CPU 晶片對主機板「散熱能力」的要求規格。目前桌上型電腦 CPU 的 TDP 規格最高在 150 瓦（W）左右，電競玩家為了維持 CPU 長時間高效高頻工作，往往升級主機板、散熱片、風扇等等配件，使得升級後的系統散熱能力高於 TDP 要求，讓 CPU 能長時間高頻工作，而不會發生過熱降頻，甚至休眠等問題。
但是伺服器及 HPC 等雲端 AI 晶片，當前 TDP 規格已達 200W 以上超高發熱功耗。而晶片因封裝結構與材料等因素，已難以使用空氣對流當散熱媒介，將晶片 junction 溫度控制在目標值。
尤其是在可靠度測試中，要求的目標溫度高達 125°C，這遠遠高於桌上型電腦的 70°C。通常在 125°C 時，晶片的功耗牆已經處於解鎖狀態，因此稍有不慎就可能導致晶片因高溫而燒毀。因此，當對如此高功耗的 IC 進行高溫可靠度測試時，測試系統必須具備更快速的散熱能力。
宜特可靠度驗證實驗室建議的解法，是利用更高效的液態冷卻控制調節系統（Liquid cooling system），搭配客製化液態循環 socket（如上圖），此系統利用液態熱交換速率優於氣態的特性，以及即時監控晶片溫度與調節液態流速等方法，穩定控制超高功耗 AI 晶片產生的熱能，成功收集可靠度實驗數據。
熱二極體監控電路，監控 IC 本體溫度
雲端 AI 晶片的超高功耗，在進行可靠度測試時，容易因晶片本體溫度波動太快，導致無法及時消散熱能，造成產品非預期性故障，例如熱失控（Thermal Runaway）。因此，當 IC 內建熱二極體（thermal diode）元件時，透過可靠度系統與可靠度測試板設計，可以客製化熱二極體（thermal diode）監控電路，來監控 IC 內部溫度，將可監測到最即時與準確的接面（junction）溫度（如下圖）。
此作法反應速度快，搭配前面提到的高效液態冷卻控制調節系統，更適合超高功耗 AI 晶片快速溫度變化，藉以提供即時熱消散動作。此外熱二極體（thermal diode）監控電路，可針對 3D 封裝的多晶體（multi-chip）結構下，獨立量測出各個晶片的溫度，以達到更精確的可靠度數據收集。
客製化治具，貼合高低不同的裸晶（die）
AI 異質整合晶片，裏頭的裸晶（die）高低不同，因此，在可靠度驗證測試的治具準備，必須依照不同的晶片，客製化 IC socket（測試座）和散熱系統（heat sink）和熱感測元件（sensor），才能夠緊密貼合高低不同的裸晶（die），藉此增加熱消散能力，溫度量測與監控才能更準確。
測試電路板超前模擬，免去生產組裝後效能不符
AI 晶片採用先進製程，超低的工作電壓已來到 1V 以下。然而，當高電流經過電路板走線時，容易在電路板上產生由低到高的壓降（DC IR drop），IR drop 將壓低原本已超低的工作電壓，容易使得AI晶片因電源電壓餘裕度（Power voltage margin）不足而失效。
此外，當 IC power 抽載大電流時，也會產生各種頻率的SSN（Simultaneous Switching Noise）。 而電路板的電源層阻抗（Power plane impedance），在各種不同抽載頻率下，因本身佈線（layout）因素可能反映出高低不一的阻抗（impedance）值（如下圖），當阻抗值在某個頻率下超越目標值時，就會造成嚴重雜訊（Power AC noise）與漣波（Power ripple），也會使得 AI 晶片因電源雜訊餘裕度（Power noise margin）不足而失效。
為了解決此問題，我們跳脫傳統電路板設計思維採用新的 BI 模組（Burn in module）設計理念，將電路板從原本的一板測試數顆晶片，微縮至僅測試單顆晶片。搭配目前許多佈線（layout）輔助設計工具，即可在可靠度電路板設計初期，經由軟體分析模擬，調整電源走線長短寬窄、灌孔點大小與數目、解偶合（decoupling）電容值與放置位置等，改善工作電壓與訊號源IR drop與電源層阻抗等問題，避免測試電路板於生產組裝完成後，才面臨效能不符問題。此外，電路板設計微縮至單顆晶片，在測試老化實驗時，能協助客戶以個別待測物（Devices Under Test, 簡稱DUT）取得更多的實驗參數，同時能針對各晶片的電晶體靜態漏電流的不同，分別進行測試參數設定，進一步提升 AI 晶片的測試品質。
AI 晶片可靠度解決方案速查表
宜特的可靠度驗證實驗室從多年經驗中，統整出以上問題和解法，並製作一張圖表讓您快速了解 AI 晶片面對不同可靠度挑戰時的解決方案。
- 本文出自 www.istgroup.com。
