電子元件尺寸將在六年內微縮至量子力學的極限，改善元件功率消耗達到節能效果成為未來發展趨勢。交通大學電子工程系荊鳳德教授團隊找出超低功耗快速上升電晶體及單電晶體動態隨機存取記憶體，將減低未來的積體電路功率達10倍之多，實現行動裝置10天充一次電的期望。研究成果刊登為IEEE Newsletter通訊封面故事，更受邀發表技術簡介「節能電子元件的趨勢」於2014年的IEEE通訊。
依國際技術藍圖所示，新型｢鰭狀電晶體｣的微縮在2016年7奈米時即遇到技術瓶頸，因電晶體的電性通道長度只有3~4 奈米，造成電子的直接量子穿隧以及無法容忍的漏電流，因此必須發明出超越鰭狀電晶體的電晶體。然電晶體從Bardeen, Shockley & Brattain於1948年發明以來，任何大幅的改良如高介電係數電晶體及鰭式電晶體，均十分困難且重要，這也是IBM近日宣布投入30億美元於7奈米技術的原因。
動態隨機存取記憶體（DRAM）於2015年也會遇到技術瓶頸。DRAM是由一電晶體與一電容組合而成，相較電晶體，電容的漏電流導致額外的功率消耗，因而消耗了系統晶片大量的功率。雖然有介電值高達100以上的鈦酸鍶等材料，然其需使用較厚的介電層減低漏電流，無法填入愈來愈小的DRAM中，只好轉為增加電容的高度方式來製作DRAM。目前DRAM電容的高/寬比已接近製程極限，須研發出新的結構設計。
目前減低電晶體漏電流的方法是降低電壓，然而低電壓電流輸出亦隨之減少，造成積體電路的速度減慢。荊鳳德教授的研究團隊利用鍺電晶體，以鍺取代傳統矽作為傳導材料，擁有較矽電晶體遷移率高2.6倍之重大優勢。鍺電晶體可使未來的電晶體工作電壓從目前的0.7伏降低至0.35伏，功率改善及節能減碳達4倍之多；較Intel的砷化銦鎵電晶體更低漏電流、較少光罩數，但獲得更簡化的製程以及低成本、高良率。
雖然使用高速材料的鍺電晶體可降低驅動電壓、功率及漏電流，仍無法達到張忠謀董事長於2014年台灣半導體協會喊出的「10倍功率降低」目標，因電壓降低的極限為電晶體開啟時的電流/電壓上升速率。為了解決此問題，普渡大學博士生Salahuddin（現加入UC Berkeley胡正明院士團隊）及 Datta教授提出新物理機制「負電容電晶體」；此系列理論與模擬論文已發表，卻由荊鳳德教授研究團隊完成第一個成功的電晶體，使用高介電係數氧化鉿鋯的「鐵電效應」，形成等效負電容，達到電晶體開啟時電流與電壓皆快速上升，速率遠快於目前的電晶體。此突破將減低未來的積體電路功率達10倍之多，達到節能行動裝置可10天充一次電的目標，進而改善人類的生活方式。
此鐵電效應亦可形成記憶功能。研究團隊發表的氧化鉿鋯電晶體DRAM為單一電晶體結構，與目前電晶體完全相容，可與電晶體微縮至7奈米，而速度快上目前DRAM千倍，相較IBM2014發表結合運算記憶功能的記憶體處理器─神經元類人腦，更簡單且更先進。
這項重大突破未來將對超低功耗的積體電路技術及節能減碳帶來革命性的影響，荊鳳德教授也邀請IBM資深經理、東芝首席研究員、UCLA、UC Berkeley教授組成IEEE電子材料技術委員會，共同推動此創新超低耗能電子元件。
文章來源：交通大學新聞稿
進階閱讀
- Albert Chin, “Green Electronic Devices—Recent Trends,” IEEE Electron Device Society Newsletter- TECHNICAL BRIEFS, vol. 21, no. 3, pp. 1, 3~4, July 2014.
- C. H. Cheng and Albert Chin, “Low-Voltage Steep Turn-on p-MOSFET Using Ferroelectric High-κ Gate Dielectric,” IEEE Electron Device Lett., vol. 35, pp. 274-276, Feb. 2014.
- C. H. Cheng and Albert Chin, “Low-Leakage-Current DRAM-like Memory Using a One-Transistor Ferroelectric MOSFET with a Hf-based Gate Dielectric,” IEEE Electron Device Lett., vol. 35, pp. 138-140, Jan. 2014.
